两位同步二进制加法计数器电路图

湖北师范学院文理学院信息工程系2010级电子信息工程专业综合课程设计（一）

文理学院

综合课程设计

（一）

Integrated Curriculum Design（1）

所在院系 专业名称 班级 题目 指导教师 成员 完成时间

信息工程系 电子信息工程 1001 两位同步十进制可逆计数器 2011年12月28日

一、设计任务及要求： 设计任务： 设计一个两位同步十进制可逆计数器电路。 要 求： 1．列出状态表、激励方程，逻辑电路。 2．可以实现自动复位并重新开始计数。 3. 检查电路并分析电路是否具有自启动功能。 4. 将设计电路通过proteus进行电路仿真 指导教师签名： 2011年12月30日 二、指导教师评语： 指导教师签名： 2011 年12月 30 日 三、成绩 验收盖章 2011年12月30 日

1

两位同步十进制可逆计数器的设

目录

1 课程设计的目的与作用 ...................................................... 1

1.1课程设计目的 ......................................................... 1 2 所用multisim软件环境介绍 ................................................. 1

2.1 Multisim软件环境介绍 ................................................ 1 2.2 Multisim软件界面介绍 ............................................... 2 3设计任务 .................................................................. 3

3.1设计的总体框图 ....................................................... 3

3.1.1三位二进制减法计数器的总体框图 ...........

成 绩 评 定 表

学生姓名 专 业 评 语 高亮 班级学号 课程设计题目 1103060128 四位二进制减法计数器 通信工程 组长签字： 成绩 日期 20 年 月 日

课程设计任务书

学 院 学生姓名 课程设计题目 信息科学与工程学院 高亮 专 业 班级学号 通信工程 1103060128 四位二进制减法计数器（缺0011， 0100， 0101， 0110， 1000） 实践教学要求与任务: 1、了解数字系统设计方法 2、熟悉VHDL语言及其仿真环境、下载方法 3、熟悉Multisim环境 4、设计实现四位二进制减法计数器 工作计划与进度安排: 第一周 熟悉Multisim环境及QuartusⅡ环境，练习数字系统设计方法， 包括采用触发器设计和超高速硬件描述语言设计，体会自上而 下、自下而上设计方法的优缺点。 第二周 1.在QuartusⅡ环境中用VHDL语言实现四位二进制减法计数器(缺0011， 0100， 0101， 0110， 1000）， 2.在Multisim环境中仿真实现四位二进制减法计数器（

计算机09-3班 郑秀枫 09081311

实验二 两位十六进制计数器

一、 实验目的

1、 继续熟悉Quartus环境

2、 熟练掌握VHDL语言设计流程 3、 了解Verilog语言的基本使用

4、 熟悉DE2开发板上的时钟信号就LED显示器的使用

二、 实验任务

1、 完成第三章最后的实例，用7段数码管显示两位16进制数，clk输入用

FPGA上的50M信号

2、 用Verilog HDL实现SW输入4位二进制数，用7段数码管按十进制显示

输出同时用LED灯显示

三、 实验步骤

1、 用VHDL实现两位16进制计数器

（1） 新建VHDL源文件，命名为cn4e.vhd，设计实现一位16进制计数器，

其代码如图2-1所示。

计算机09-3班 郑秀枫 09081311

图2-1 图2-2

（2） 新建VHDL源文件，命名为vhdl2s，设计实现七段数码管译码器，其

代码如图2-2所示

（3） 新建VHDL源文件，命名为fenpin，设计实现分频电路，将输入的50MHz

的时钟信号变为1Hz的时钟信号，其代码如图2-3所示

图2-3

信 息 工 程 分 院

设计报告

课题名称：集成计数器及其应用 班级：14电子信息工程技术1班 学生姓名：邱荣荣 学 号： 18 指导教师：王连英

完成时间：2015年5月19日

七进制计数器电路设计

1.设计要求

a.分别采用反馈清零和反馈置数的方法

b.用同步十进制加法计数器74LS160(或同步4位二进制加法计数器74LS161)、三3输入与非门74LS10、4511、共阴七段数码LED显示器设计七进制计数器。

2.设计原理

a.使用4位同步二进制计时器74LS161设计反馈清零加法计数器

由74LS160是模16加法计数器、M=16，要设计制作的是七进制加法计数器、N=7，M>N，需一块74LS161,且74LS161具有异步清零(低电平有效)功能。

从初始状态开始，七进制加法计数器的有效循环状态:0000、0001、0010、0011、0100、0101、0110等七个。其最后一个，在下一个状态所对应的数码

)2。利用74LS161是:0111。所以，异步清零的反馈数SN?N?(7)10?(0110的异步清零(低电平有效)功能有,反馈数CR?Q2Q1Q0。据此有反馈清零法，由7

十进制4位加法计数器设计,VHDL文本描述设计,例化元件设计,JK触发器实现,波形仿真

洛阳理工学院

十 进 制 4 位 加 法 计 数 器

系别：电气工程与自动化系 姓名：李奇杰学号：B10041016

十进制4位加法计数器设计,VHDL文本描述设计,例化元件设计,JK触发器实现,波形仿真

十进制4位加法计数器设计

设计要求：

设计一个十进制4位加法计数器设计

设计目的：

1. 掌握EDA设计流程 2. 熟练VHDL语法

3. 理解层次化设计的内在含义和实现

设计原理

通过数电知识了解到十进制异步加法器的逻辑电路图如下

Q3

则可以通过对JK触发器以及与门的例化连接实现十进制异步加法器的设计

设计内容

JK

JK触发器的VHDL文本描述实现： --JK触发器描述 libraryieee;

use ieee.std_logic_1164.all; entityjk_ff is

十进制4位加法计数器设计,VHDL文本描述设计,例化元件设计,JK触发器实现,波形仿真

port(

j,k,clk: in std_logic; q,qn:outstd_logic ); endjk_ff;

architecture one of jk_ff is signalq_s: std_lo

《电子线路设计、实验、测试》实验报告

实验名称： 4位二进制数加法器实验 院 系：电子信息与通信学院 专业班级：电信1401班 姓名：XXX 学号：xxxxxx 时间： 地点：南一楼 指导教师：

2016 年 4 月 13 日

4位二进制加法器实验

一.实验目的

1.熟悉ISE软件的使用

2.熟悉并初步掌握Verilog HDL描述电路的方法 3.掌握用仿真波形验证电路功能的方法

4.熟悉使用ISE软件创建文件并下载到basys2开发板上的过程

二.实验内容

用ISE软件对4位二进制全加器实验进行仿真，采用4位二进制数加法器的数据流描述方式，由于被加数A和加数B都是4位的，而低位的进位Cin为1位，所以运算的结果可能为5位，用{Cout，Sum}拼接起来表示。然后对其进行仿真，最后创建约束文件，生成bit文件下载到basys2开发板上，对开发板进行操作。

三.实验原理

除本位两个数相加外，还要加上从低位来的进位数，称为全加器。图1为全加器的方框图。图2全加器原理图。被加数Ai、加数Bi从低位向本位进位Ci-1作为电路的输入，全加和Si与向高位的进位Ci作为电路的输出。能实现全加运算功能的电路称为全加电路。全加器的逻辑功能真值表如表1中所

目 录

第1章 前言.................................................................................................................. 1

1.1 摘要 ...................................................................................................................... 1 1.2 设计目的 ............................................................................................................... 1 1.3 设计内容及要求 .................................................................................................... 1

第2章 设计方案.............

成 绩 评 定 表

学生姓名 专 业 评 语 组长签字： 班级学号 课程设计题目 数字电子课程设计 成绩 日期

20 年 月 日 课程设计任务书

学 院 学生姓名 信息科学与技术 专 业 班级学号 课程设计题目 三位二进制加法器，序列发生器，40进制异步加法器 实践教学要求与任务: 1) 采用实验箱设计、连接、调试三位二进制计数器。 2) 采用实验箱设计、连接、调试串行序列检测器。 3) 采用multisim 仿真软件建立复杂的计数器电路模型； 4) 对电路进行理论分析； 5) 在multisim环境下分析仿真结果，给出仿真时序图； 6) 撰写课程设计报告。 工作计划与进度安排: 第1天： 1. 布置课程设计题目及任务。 2. 查找文献、资料，确立设计方案。 第2-3天： 在实验室中设计、连接、调试三位二进制计数器及串行序列检测器电路。 第4天： 1. 安装multisim软件，熟悉multisim软件仿真环境。在multisim环境下建立电路模型，学会建立元件库。 2. 对设计电路进行理论分析、计算。 3. 在multisim环境下仿

数字电子钟是一种用数字显示秒、分、时、日的计时装置，与传统的机械钟相比，它具有走时准确，显示直观、无机械传动装置等优点，因而得到了广泛的应用。小到人们日常生活中的电子手表，大到车站、码头、机场等公共场所的大型数显电子钟。数字电子钟由以下几部分组成：秒脉冲发生器；校时电路；六十进制秒、分计数器，二十四进制（或十二进制）计时计数器；秒、分、时的译码显示部分等。

设计总体思路

从课程设计要求来看，数字钟主要分为数码显示器、60进制和12进制计数器、频率振荡器和校时这几个部分。数字钟要完成显示需要6个数码管，八段的数码管需要译码器才能显示，然后要实现时、分、秒的计时需要60进制计数器和12进制计数器，在仿真软件中发生信号可以用函数发生器仿真，频率可以随意调整。频率振荡器可以由晶体振荡器分频来提供，也可以由555定时来产生脉冲并分频为1HZ。方案可以采用74LS160同步十进制加法计数器或采用74LS161十六进制计数器或74LS192十进制异步清零计数器，也可进行组合来组成10进制和6进制的计数器。而小时的12进制可以采用上述方案。

由于实验室中没有74LS160集成块且7