半加器

实验二 半加器、半减器的实现

一、 实验目的

1. 掌握双进位全加器74LS183和四位二进制超前进位全加器74LS283的逻辑功能 2. 熟悉集成加法器的使用方法 3. 了解算术运算电路的结构 二、 实验设备

1. 数字电路实验箱 2. 74LS86 3. 74LS00 4. 导线若干 三、 实验原理

时为半减

2. 半加器、半减器卡诺图：

四、 实验电路

五、 实验步骤

1. 将M,A,B分别从0/1端输出。

2. 将74LS86引脚14接电源，引脚7接地，引脚13接A,引脚12接B,这样从引脚11输出的为A⊕B,即为S。

3. 将74LS86引脚14接电源，引脚7接地，引脚10接A，引脚9接M，这样从引脚8中输出的即为M⊕A。

4. 将74LS00引脚14接电源，引脚7接地，引脚13接从引脚8中输出的信号，引脚12接B，这样从引脚11中输出的为（M⊕A）B的非。

5. 再将从引脚11中输出的信号作为输入，连接到引脚1，引脚2悬空，从引脚3中输出的即为（M⊕A）B，即为C0。

六、 实验结果

通过S,C0灯的亮和灭判断出全加器和半加器连接的正确性。 七、 实验感想

这个实验挺简单的，将但是我们做了很长时间都没做出来，后来才发现，是真值表写错了。之后写对全加器的真

实验二 半加器、全加器及其应用

班级: 学号： 姓名：

一、实验目的

1、掌握全双进位全加器74LS183和四位二进制超前进位全加器74LS283的逻辑功能。 2、熟悉集成加法器的使用方法。 3、了解算术运算电路的结构。

二、实验设备

数字电路实验箱，数字万用表，74LS00,74LS86，基本门电路。

三、实验原理

计算机最基本的任务之一是进行算数，在机器中四则运算——加、减、乘、除——都是分解成加法运算进行的，因此加法器便成为计算机中最基本的运算单元。 1. 半加器原理

两个二进制数相加，叫做半加，实现半加操作的电路，称为半加器。表2.6.1是半加器的真值表，图a为半加器的符号，A表示被加数，B表示加数，S表示半加和，C表示向高位的进位。

从二进制数加法的角度看，真值表中只考虑了两个加数本身，没有考虑低位来得进位，这就是半加器的由来。由真值表可得半加器逻辑表达式

（a）半加器符号 （b）全加器符号 2. 全加器原理

全加器能进行加数、被加数和低位来的进位信号相加，并根据求和的结果给出该位的进位信号。图b为全加器的符号，如果用Ai,Bi表示A，B两个数的第i位，Ci-1表示为相邻低来的进位数，Si表示为本位和数（成

一、实验目的

1、学习和掌握半加器全加器的工作原理和设计方法。

2、熟悉EDA工具Quartus II的使用，能够熟练运用Vrilog HDL语言在 Quartus II下进行工程开发、调试和仿真。

3、掌握组合逻辑电路在Quartus Ⅱ中的图形输入方法及文本输入方法， 掌握层次化设计方法。

4、掌握半加器、全加器采用不同的描述方法。

二、实验内容

1、完成半加器全加器的设计，包括原理图输入，编译、综合、适配、仿真等。并将半加器电路设

置成一个硬件符号入库

2、建立更高层次的原理图设计，利用1位半加器构成1位全加器，并完成编译、综合、适配、仿真并硬件测试

3、采用图形输入法设计1位加法器分别采用图形输入和文本输入方法，设计全加器

4、实验报告：详细叙述1位全加法器的设计流程，给出各层次的原理图及其对应的仿真波形图，给出加法器的上时序分析情况，最后给出硬件测试流程和结果。

三、实验步骤

1、建立一个Project。

2、编辑一个VHDL程序，要求用VHDL结构描述的方法设计一个半加器 3、对该VHDL程序进行编译，修改错误。 4、建立一个波形文件。（根据真值表）

5、对该VHDL程序进行功能仿真和时序仿真

1.A/D转换器和D/A转换器的作用分别是什么? 能将模拟量转换为数字量的电路称为模数转换器 能将数字量转换为模拟量的电路称为数模转换器 2.A/D转换器的主要技术指标有哪些？ 转换精度、转换速度 3.“三位半”的含义是什么？

三位半的三位是指可以显示0－9的十个数字，称作全位。千位数最大显示为1（小于1时消隐），这位在理论上讲最大能显示2，比如在2V挡，最大显示应该是2000，但实际显示1999，和理论值还差一。那么这位理论值最大应该显示2，而实际只能显示1，就叫做1/2位。理论值为分母，实际显示最大值为分子。 4.“共阴”数码管与“共阳”数码管的区别是什么？ 共阴：公共端接低电平 共阳：公共端接高电平 5.什么是AD转换器的转换时序图？

时序图（Sequence Diagram），亦称为序列图或循序图，是一种UML行为图。它通过描述对象之间发送消息的时间顺序显示多个对象之间的动态协作。

数电中：按照时间顺序进行的图解，在时序图上可以反应出某一时刻各信号的取值情况。 6.画出并解释7107AD转换器的转换时序图. 7.本课题中，负电压的产生原理是什么？

由C1、C2、V1、V2组成的负电源产生电路。C1、C2组

基于FPGA的半整数分频器设计

一.系统设计任务及功能概述

1.系统设计任务基于FPGA的半整数分频器设计

任务要求：设有一个5MHz(或7、9、11、13、15、17、19、21、23 、25MHz)的时钟源，但电路中需要产生一个2MHz的时钟信号，由于分频比为2.5（或3.5、4.5、5.5、6.5、7.5、8.5、9.5、10.5、11.5、12.5），因此采用小数分频。 2.小数分频的基本原理

小数分频的基本原理是采用脉冲吞吐计数器和锁相环技术先设计两个不同分频比的整数分频器，然后通过控制单位时间内两种分频比出现的不同次数来获得所需要的小数分频值。如设计一个分频系数为10.1的分频器时，可以将分频器设计成9次10分频，1次11分频，这样总的分频值为：

F=（9×10+1×11）/（9+1）=10.1 3.系统功能概述

本系统是一个基于FPGA的半整数分频器，具有以下功能：有一个5MHz的时钟源，通过半整数分频器后电路中可以产生的是一个2MHz的时钟信号

二.系统设计方案和程序设计

1.系统设计方案

由于分频比为2.5，因此采用小数分频。 分频系数为N-0.5的分频器，其电路可由一个异或门、一个模N计数器和二分频器组成。下图给出了通用半

基于FPGA的半整数分频器设计

一.系统设计任务及功能概述

1.系统设计任务基于FPGA的半整数分频器设计

任务要求：设有一个5MHz(或7、9、11、13、15、17、19、21、23 、25MHz)的时钟源，但电路中需要产生一个2MHz的时钟信号，由于分频比为2.5（或3.5、4.5、5.5、6.5、7.5、8.5、9.5、10.5、11.5、12.5），因此采用小数分频。 2.小数分频的基本原理

小数分频的基本原理是采用脉冲吞吐计数器和锁相环技术先设计两个不同分频比的整数分频器，然后通过控制单位时间内两种分频比出现的不同次数来获得所需要的小数分频值。如设计一个分频系数为10.1的分频器时，可以将分频器设计成9次10分频，1次11分频，这样总的分频值为：

F=（9×10+1×11）/（9+1）=10.1 3.系统功能概述

本系统是一个基于FPGA的半整数分频器，具有以下功能：有一个5MHz的时钟源，通过半整数分频器后电路中可以产生的是一个2MHz的时钟信号

二.系统设计方案和程序设计

1.系统设计方案

由于分频比为2.5，因此采用小数分频。 分频系数为N-0.5的分频器，其电路可由一个异或门、一个模N计数器和二分频器组成。下图给出了通用半

洗衣机离合器加脂机

JTFT-YZJZ-80洗衣机减速离合器加脂机由智能控制，全部数字显示，调节方便、定量准确，并且设有压力保护装置。用户可以很方 便地在面板上设定从10克到20千克的注脂量。适用于给洗衣机减速离合器、汽车配件生产过程中自动加注油脂.也适用于汽车制造厂给汽车添加

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家乡新貌（半写半转）

变了！变了！我的家乡换上了新面貌"就像一只展翅高飞的雄鹰/太阳还在旋转着"周而复始?昨天,今天”明天的太阳”在我们眼里不会有什么异样,可是/就在这日起日落的瞬间;家乡变了’这变化是那么迅速速而微妙。迅速得令人惊异/微妙得令人难以体察

从前”家乡是那么土‘一条崎岖不平的羊肠小道一到下雨天“就变得泥泞不堪、走不上几步'鞋底就粘满了泥土?车子一开过?更是溅得行人一身水/到了冬天，一下雪,小路就变得很滑，走在上面、一不小心就会摔一跤"道路两旁光秃秃的”只有几棵垂头丧气的枯草把头伸出地面‘胆怯地看着这个陌生的世界"房前屋后的垃圾到处可见；腐烂的弃物散发出阵阵臭气

现在‘家乡是那么新：从前那条崎岖不平的小土路变成了四通八达的柏油马路"昔日矮小‘破旧的瓦屋泥房也摇身一变、成立一幢幢高楼大厦;各种交通工具穿梭如飞；两旁则是挺拔/葱郁的樟树'那般魁梧、就像保卫边疆的士兵‘绿化带：健身区应有尽有?你瞧那一幢幢气派不凡的楼房;住的大多的都是普通的工人’职员,而今“每个人都有一个属于自己的温馨的家“

美丽的街头花园比比皆是“各种奇芭美得令人心醉“特别是那粉红的桃花;那样娇美动人”使人一见便产生爱

实验报告

实验名称：

实用数字电子设计基础

计数器加译码器设计和基于LPM宏模块的计数器设计

实验目的：初步掌握Quartus II基于LPM宏模块的设计流程与方法并由此引出基于LPM模块的许多其他实用数字系统的自动设计技术。 实验内容：

根据教材175页8.5节的流程，利用Quartus II完成基于LPM宏模块的计数器设计编辑和仿真测试等步骤，给出仿真波形。

在实验系统上硬件测试，验证此设计的功能并进行解说。对于引脚锁定以及硬件下载测试。

计数器加译码器设计

（1）程序输入： dec17s程序：

module dec17s(a,led7s); input [3:0] a; output [6:0] led7s; reg [6:0] led7s; always @(a) case(a)

4'b0000: led7s <= 7'b0111111; 4'b0001: led7s <= 7'b0000110; 4'b0010: led7s <= 7'b1011011; 4'b0011: led7s <= 7'b1001111; 4'b0100: led7s <= 7'b1100110; 4'b0101: led7s <= 7'b1101101; 4'b0110: led7s <= 7'b1111101; 4'b0111: led7s <= 7'b0000111; 4'b1000: led7s <= 7'b1111111; 4'b1001: led7s <= 7'b1101111;

4'b1010: led7s <= 7'b1110111; 4'b1011: led7s <= 7'b1111100; 4'b1100: led7s <= 7'b0111001; 4'b1101: led7s <= 7'b1011110; 4'b1110: led7s <= 7'b1111001; 4'b1111: led7s <= 7'b1110001; default: led7s <= 7'b0000000; endcase endmodule

count的程序：

module count(en,clk,clr,cout,outy); input en,clk,clr; output [3:0]outy; output cout; reg [3:0]outy;

always @