EDA课后答案

EDA技术试卷

一、填空题

1、某一纯组合电路输入为in1，in2和in3，输入出为out，则该电路描述中always的事件表达式应写为always@(in1,in2,in3 );若某一时序电路由时钟clk信号上升沿触发，同步高电平复位信号rst清零，该电路描述中always的事件表达是应该写为always @( posedge clk )。

2、在模块中对任务进行了定义，调用此任务，写出任务的调用 mytast(f,g,m,n,p) 。 task mytast; 要求：变量的传递关系如下

output x,y; m——a，n——b，p——c，x——f，y——g input a,b,c; ??. endtask

3、if(a) out1<=int1; 当a= 1 执行out1<=int1 else out1<=int2; 当a= 0 执行out1<=int2 4、4’ b1001<<2= 4’b100100 ，4’ b1001>>2= 4’b0010 。

5、下面程序中语句5、6、7、11是 并行 执行，语句9、10是 顺序 执行 1 module M(??); 2 input ??. ; 3 output ??；

4 reg a,b??； 5 always@(??..)

----------------------- Page 1----------------------- 第一章 1-1EDA技术与ASIC设计和FPGA开发有什么关系? P3~4

答：利用EDA技术进行电子系统设计的最后目标是完成专用集成电路ASIC的设计和实现；FPGA和CPLD是实现 这一途径的主流器件。FPGA和CPLD通常也被称为可编程专用IC，或可编程ASIC。FPGA和CPLD的应用是EDA技术

有机融合软硬件电子设计技术、SoC（片上系统）和ASIC设计，以及对自动设计与自动实现最典型的诠释。

1-2与软件描述语言相比，VHDL有什么特点? P6

答：编译器将软件程序翻译成基于某种特定CPU的机器代码，这种代码仅限于这种CPU而不能移植，并且机器

代码不代表硬件结构，更不能改变CPU的硬件结构，只能被动地为其特定的硬件电路结构所利用。综合器将VHDL

程序转化的目标是底层的电路结构网表文件，这种满足VHDL设计程序功能描述的电路结构，不依赖于任何特定硬

件环境；具有相对独立性。综合器在将VHDL(硬件描述语言

武科大EDA系统设计试卷及答案

一、单项选择题：（20分）

1．IP核在EDA技术和开发中具有十分重要的地位；提供用VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路的IP核为_____ D _____。 A .瘦IP B.固IP C.胖IP D.都不是

2．综合是EDA设计流程的关键步骤，在下面对综合的描述中，____ D _____是错误的。

A.综合就是把抽象设计层次中的一种表示转化成另一种表示的过程； B.综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD的基本结构相映射的网表文件；

C.为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束； D.综合可理解为一种映射过程，并且这种映射关系是唯一的，即综合结果是唯一的。

3．大规模可编程器件主要有FPGA、CPLD两类，下列对FPGA结构与工作原理的描述中，正确的是__C__。

A. FPGA全称为复杂可编程逻辑器件；

B. FPGA是基于乘积项结构的可编程逻辑器件；

C.基于SRAM的FPGA器件，在每次上电后必须进行一次配置； D.在Altera公司生产的器件中，MAX7000系列属FPGA结构。 4．进

武科大EDA系统设计试卷及答案

一、单项选择题：（20分）

1．IP核在EDA技术和开发中具有十分重要的地位；提供用VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路的IP核为_____ D _____。 A .瘦IP B.固IP C.胖IP D.都不是

2．综合是EDA设计流程的关键步骤，在下面对综合的描述中，____ D _____是错误的。

A.综合就是把抽象设计层次中的一种表示转化成另一种表示的过程； B.综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD的基本结构相映射的网表文件；

C.为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束； D.综合可理解为一种映射过程，并且这种映射关系是唯一的，即综合结果是唯一的。

3．大规模可编程器件主要有FPGA、CPLD两类，下列对FPGA结构与工作原理的描述中，正确的是__C__。

A. FPGA全称为复杂可编程逻辑器件；

B. FPGA是基于乘积项结构的可编程逻辑器件；

C.基于SRAM的FPGA器件，在每次上电后必须进行一次配置； D.在Altera公司生产的器件中，MAX7000系列属FPGA结构。 4．进

eda技术与vhdl设计答案

【篇一：eda技术与vhdl复习练习题】

/p> 一、填空题

1、pld的中文含义是：________。 2、asic的中文含义是：________。

3、“与－或”结构的可编程逻辑器件主要由四部分构成：________、________、____________和____________。

4、可编程逻辑器件结构图中一般用“x”表示此编程单元为________。 6、可编程逻辑器件结构图中无任何标记表示此编程单元为________。

7、可编程逻辑器件按规模的大小一般分为________和_________。 8、低密度可编程逻辑器件的主要有________和_________。 9、gal器件________取代全部pal器件。 10、pal器件只能________次编程。 11、gal器件能________次编程。

12、gal器件________取代ttl器件。 13、gal器件采用________擦除。

14、pal和gal器件________在系统编程。 15、pal和gal器件需要使用________编程。 二、选择题

1、可编程逻辑器件pld的基本结构形式是_______: a

《EDA技术实用教程(第五版)》习题

1 习题

1-1EDA技术与ASIC设计和FPGA开发有什么关系?FPGA在ASIC设计中有什么用

途?P3~4

EDA技术与ASIC设计和FPGA开发有什么关系?答:利用EDA技术进行电子系统设计的最后目标是完成专用集成电路ASIC的设计和实现;FPGA和CPLD是实现这一途径的主流器件。FPGA和CPLD的应用是EDA技术有机融合软硬件电子设计技术、SoC(片上系统)和ASIC设计,以及对自动设计与自动实现最典型的诠释。

FPGA在ASIC设计中有什么用途?答:FPGA和CPLD通常也被称为可编程专用IC,或可编程ASIC。FPGA实现ASIC设计的现场可编程器件。

1-2 与软件描述语言相比,VHDL有什么特点? P4~6

答:编译器将软件程序翻译成基于某种特定CPU的机器代码,这种代码仅限于这种CPU 而不能移植,并且机器代码不代表硬件结构,更不能改变CPU的硬件结构,只能被动地为其特定的硬件电路结构所利用。

综合器将VHDL程序转化的目标是底层的电路结构网表文件,这种满足VHDL设计程序功能描述的电路结构,不依赖于任何特定硬件环境;具有相对独立性。综合器在将VHDL(硬件描述语言)表达的电路功能转化成具体的电路

《EDA技术实用教程(第五版)》习题

1 习题

1-1EDA技术与ASIC设计和FPGA开发有什么关系?FPGA在ASIC设计中有什么用

途?P3~4

EDA技术与ASIC设计和FPGA开发有什么关系?答:利用EDA技术进行电子系统设计的最后目标是完成专用集成电路ASIC的设计和实现;FPGA和CPLD是实现这一途径的主流器件。FPGA和CPLD的应用是EDA技术有机融合软硬件电子设计技术、SoC(片上系统)和ASIC设计,以及对自动设计与自动实现最典型的诠释。

FPGA在ASIC设计中有什么用途?答:FPGA和CPLD通常也被称为可编程专用IC,或可编程ASIC。FPGA实现ASIC设计的现场可编程器件。

1-2 与软件描述语言相比,VHDL有什么特点? P4~6

答:编译器将软件程序翻译成基于某种特定CPU的机器代码,这种代码仅限于这种CPU 而不能移植,并且机器代码不代表硬件结构,更不能改变CPU的硬件结构,只能被动地为其特定的硬件电路结构所利用。

综合器将VHDL程序转化的目标是底层的电路结构网表文件,这种满足VHDL设计程序功能描述的电路结构,不依赖于任何特定硬件环境;具有相对独立性。综合器在将VHDL(硬件描述语言)表达的电路功能转化成具体的电路

eda

一、如图1所示，电路为二级电压串联负反馈的放大电路，其中Vs为VAC/SOURCE，其属性设置为默认值。三极管Q2N3904的模型参数为默认值。试用EWB软件作如下的分析：（1）求直流工作点；（2）求无负反馈（即无电阻Rf）时的输入电阻、输出电阻、电压增益和上限截止频率；（3）当电阻Rf分别为6.2k?、15k?和30k?时的反馈深度，并总结反馈深度对放大电路性能的影响。（25分）

VccRc2Rc1Rb15.1k300kCb2VinCb12.2uQ12.2uQ2N3904RfR5Q2N3904300kQ22.2uCb3VoutRb35.1k12Vdc0Rs200Re16.2kR2b300Rb4Vs1Vac20k20kRe3Ce20VdcRe282010uCe168010u0

Ib=1.11uA, Ic=126.121uA, Uce=11.242；

5k

图二

Ui=986.856mV, Ii=77.076uA, Uo=3.118V; Ri=Ui/Ii=986.856mV/77.076uA=12.8K。

Uo1=5.193V;

Ro=(Uo1/Uo-1）*R5=3.4K

1. wire型变量与reg型变量有什么本质区别？它们可以用于什么类型语句中？ 2. 阻塞赋值与非阻塞赋值有何区别？

1. 用Verilog设计一个3-8译码器。

2. 设计一个异步清0，同步时钟使能和异步数据加载型8位二进制加法计数器。参考例3-22

CNT10clkrstenloaddata[3..0]coutdout[3..0] module CNT10(clk,rst,en,load,cout,dout,data); input clk,en,rst,load; input [3:0] data; output[3:0] dout; output cout; reg [3:0] q1; reg cout; assign dout=q1; always@(posedge clk or negedge rst or negedge load) begin if(!rst) q1<=0; else if(!load) q1<=data; else if(en) begin if (q1<9) q1<=q1+1; else q1<=4'b0000; end end always@(q1) if(q1==4'h9) cout=1'b1; else cout=1'b0;

endmodule

3. 设计一个功能类似74LS160的计数器。

74160LDNABCDENTENPCLRNCLKinstQAQBQCQDRCO 4. 设计一个含有异步清零和计数使能的16位二进制加减可控计数器的Verilog HDL

可编程逻辑器件设计技巧

1. 什么是.scf？

答：SCF文件是MAXPLUSII的仿真文件, 可以在MP2中新建.

1． 用Altera_Cpld作了一个186（主CPU）控制sdram的控制接口, 发现问题：要使得sdram

读写正确, 必须把186(主CPU)的clk送给sdram, 而不能把clk经cpld的延时送给sdram. 两者相差仅仅4ns. 而时序通过逻辑分析仪测试没有问题. 此程序在xilinx器件上没有问题. 这是怎么回事？

答：建议将所有控制和时钟信号都从PLD输出, 因为SDRAM对时钟偏移(clock skew)很敏感, 而Altera的器件PLL允许对时钟频率和相位都进行完全控制. 因此, 对于所有使用SDRAM的设计, Altera的器件PLL必须生成SDRAM时钟信号.

要利用SDRAM作为数据或程序存储地址来完成设计, 是采用MegaWizard还是Plug-In Manager来将一个PLL在采用Quartus II软件的设计中的顶层示例？可以选择创建一个新的megafuntion变量, 然后在Plug-In manager中创建ALTCLKLOCK(I/P菜单)变量. 可以将PLL设置成多个, 或