FPGA考试培训

《硬件描述语言及FPGA设计》复习要点：

一、名词解释

设计方法：自顶向下和自底向上，以自顶向下为主要设计。

综合：指的是将较高级抽象层次的设计描述自动转化为较低层次的描述过程。

EDA（Electronic Design Automation）电子设计自动化：就是以计算机为工作平台，以EDA软件工具为开发环境，以PLD器件或者ASIC专用集成电路为目标器件设计实现电路系统的一种技术。

1.EDA ：电子设计自动化 2.HDL ：硬件描述语言

3.SoC:系统芯片。把一个功能完整的系统集成在一个芯片上。 4.ASIC ：专用集成电路 5.PLD ：可编程逻辑器件

6.CPLD ：复杂可编程逻辑器件 7.FPGA ： 现场可编程门阵列 8.LUT ：查找表

9.JTAG ：联合测试行动组 10.ISP ： 在系统编程

11．IP核 ：完成某种功能的设计模块

12．逻辑综合 ： 将设计者在EDA平台上编辑输入的HDL文本、原理图或状态图描述，依据给定的硬件结构和约束控制条件进行编译、优化和转换，最终获得门级电路甚至更底层的电路描述网表文件的过程。

13．设计输入 ：将设计者所设计的电路以开发软件要求的某种形式表达出来，并输入到相应软件中的过程。

FPGA认证考试试题

笔试部分：（总分40分）

一、 单选题（每题1分，共30分）

1. FPGA项目中必须使用下面哪种扩展名类型的源文件作为顶层设计文件？（）

A. 原理图文档(*.SchDoc) B. VHDL文件(*.vhd)

C. OpenBus 系统文件(*.OpenBus) D. Verilog HDL文件(*.v)

2. 在FPGA内构建一个包含处理器的系统时，如何将外部存储器映射到处理器地址访问空间？（）

A. 通过系统导入命令 B. 由系统自动建立映射关系 C. 通过编译FPGA项目 D. 通过手工建立映射关系

3. 在FPGA项目设计的哪个处理阶段可以生成FPGA编程所需的二进制码流文件？（）

A. 综合 B. 构建 C. 下载 D. 编译

4. 目前FPGA设计输入，即设计方法有多种，以下哪个不是开发FPGA的方法？（）

A. 原理图式设计方法 B. VHDL语言描述设计方法 C. Verilog语言描述设计方法

D. 在非嵌入式开发中，利用纯C语言设计描述

5. FPGA通用集成库提供最多的是在FPGA设计中所用到的哪种器件？（）

A. 逻辑器件 B. 外设接口器件 C. 处理器器件 D

这是长期总结的EDA期末考试试题

试题一

1-2与软件描述语言相比，VHDL有什么特点? P6

答：编译器将软件程序翻译成基于某种特定CPU的机器代码，这种代码仅限于这种CPU而不能移植，并且机器代码不代表硬件结构，更不能改变CPU的硬件结构，只能被动地为其特定的硬件电路结构所利用。综合器将VHDL程序转化的目标是底层的电路结构网表文件，这种满足VHDL设计程序功能描述的电路结构，不依赖于任何特定硬件环境；具有相对独立性。综合器在将VHDL(硬件描述语言)表达的电路功能转化成具体的电路结构网表过程中，具有明显的能动性和创造性，它不是机械的一一对应式的“翻译”，而是根据设计库、工艺库以及预先设置的各类约束条件，选择最优的方式完成电路结构的设计。

l-3什么是综合?有哪些类型?综合在电子设计自动化中的地位是什么? P5

什么是综合? 答：在电子设计领域中综合的概念可以表示为：将用行为和功能层次表达的电子系统转换为低层次的便于具体实现的模块组合装配的过程。 有哪些类型?

答：(1)从自然语言转换到VHDL语言算法表示，即自然语言综合。

(2)从算法表示转换到寄存器传输级(RegisterTransport Level，

2016年《FPGA技术》考试题型示范

一、填空题。（每题1 分，共10分）

1.将硬件描述语言转化为硬件电路的过程称为综合。

2. FPGA 是基于查找表结构的可编程逻辑器件。

3.. 早期的CPLD 是从GAL 的结构扩展而来。

4．不正确使用else的不完整的IF 语句，其综合结果会产生锁存器。

5.FPGA/CPLD配置方式中，由由可编程逻辑器件引导的配置过程称为

二、问答题（每题5 分，共20 分）

1．简要说明一下功能仿真和时序仿真的异同。设计过程中如果只做功能仿真，不做时序仿真，设计的正确性是否能得到保证。

2.基于EDA 软件的FPGA / CPLD 设计流程是什么？

3.从互联结构上，可编程逻辑器件可分为哪两类？其特点是什么？

三、程序分析（约40分）

1、程序补充完整

module shifter( din,clk ,clr,dout);

input din,clk,clr;

output [7:0] dout;

reg[7：0] dout;

always @(posedge clk or posedge clr )

begin

if ( clr )

dout<= 8'b00000000;

else

begin

dout <= dout << 1;

dout[0] <= din;

end

end

endmodule

２.分析test

Arria II GX FPGA器件

高无 忌

2012511009

Arria?II 器件系列专为易操作性而设计。经过成本优化的40-nm 器件系列体系结构具有低功耗、可编程逻辑引擎、以及一体化的收发器和I/O 等特性。像PhyscialInterface for PCIExpress?(PCIe?)、Ethernet 和DDR3 存储器这样的公共接口在您的设计中可以很容易地通过Quartus?II 软件、SOPC Builder 设计软件以及Altera 所提供的多种硬/ 软知识产权(IP) 解决方案来实现。对于要求收发器运行在高达6.375 Gbps的应用程序设计而言，Arria II GX FPGA器件系列能够使设计变得更快更容易。

Arria II GX FPGA器件特性

Arria II GX FPGA器件的关键特性如下：

■40-nm 低功耗FPGA 引擎

■自适应逻辑模块(ALM) 实现了业界最高的逻辑效率 ■八输入分段查找表(LUT)

■存储器逻辑阵列模块(MLAB)，用于小型FIFO 的有效实现

■高达550 MHz 的高性能数字信号处理(DSP)

■可配置成9 x 9 位、12 x 12 位、18 x 18 位和36 x

配置电路

FPGA 配置方式灵活多样，根据芯片是否能够自己主动加载配置数据分为主模式、从模式以及 JTAG 模式。典型的主模式都是加载片外非易失 ( 断电不丢数据 ) 性存储器中的配置比特流，配置所需的时钟信号 ( 称为CCLK) 由 FPGA 内部产生，且 FPGA 控制整个配置过程。从模式需要外部的主智能终端 ( 如处理器、微控制器或者 DSP 等 ) 将数据下载到 FPGA 中，其最大的优点就是 FPGA 的配置数据可以放在系统的任何存储部位，包括：

FLASH、硬盘、网络，甚至在其余处理器的运行代码中。JTAG 模式为调试模式，可将 PC 中的比特文件流下载到 FPGA 中，断电即丢失。此外，目前赛灵思还有基于 Internet 的、成熟的可重构逻辑技术 System ACE 解决方案。 (1) 主模式

在主模式下，FPGA 上电后，自动将配置数据从相应的外存储器读入到 SRAM 中，实现内部结构映射 ；主模式根据比特流的位宽又可以分为 ：串行模式 ( 单比特流 ) 和并行模式 ( 字节宽度比特流 ) 两大类。如 ：主串行模式、主 SPI FLASH 串行模式、内部主 SPI FLASH 串行模式、主 BPI 并行模式以及主并

《硬件描述语言及FPGA设计》复习要点： 一、名词解释

⑴设计方法：自顶向下和自底向上，以自顶向下为主要设计。

综合：指的是将较高级抽象层次的设计描述自动转化外较低层次的描述过程。 1.EDA ：电子设计自动化 2.HDL ：硬件描述语言 SoC ：系统芯片

4.ASIC ：专用集成电路 5.PLD ：可编程逻辑器件

6.CPLD ：复杂可编程逻辑器件 7.FPGA ： 现场可编程门阵列 8.LUT ：查找表

9.JTAG ：联合测试行动组 10.ISP ： 在系统编程

11．IP核 ：完成某种功能的设计模块

12．逻辑综合 ： 将设计者在EDA平台上编辑输入的HDL文本、原理图或状态图描述，依据给定的硬件结构和约束控制条件进行编译、优化和转换，最终获得门级电路甚至更底层的电路描述网表文件的过程。

13．设计输入 ：将设计者所设计的电路以开发软件要求的某种形式表达出来，并输入到相应软件中的过程。 14.下载 ：把适配后生成的编程文件装入到PLD器件中的过程 15．FSM: 有限状态机 16．UDP：用户自定义 17．NS：次态

18．OL：输出逻辑 二、填空

1.EDA就是以 计算机 为工作平台，以 为开发环境，以 者 为目标器件设计实现电路

基于FPGA的通用分频器设计

周子昂,王福源，魏军辉

（郑州大学 信息工程学院，河南 郑州 450052）

摘 要:本文介绍了一种能够完成半整数和各种占空比的奇/偶数和的通用的分频器设计，并给

出了本设计在Altera公司的FLEX10K系列EPF10K10LC84-3型FPGA芯片中实现后的测试数据和设计

硬件的测试结果，结果表明了设计的正确性和可行性。由于设计采用VHDL硬件描述语言实现，

用户可以自行裁减和设置分频器的功能，所以有很广泛的应用价值。 关键词: 通用分频器; 占空比; 半整数;

中图分类号：TN772 文献标识码：A

Design of universal frequency divider based on FPGA

ZHOU zi ang, WANG fu yuan，WEI jun hui

(College of information, Zhengzhou University, Zhengzhou, Henan, 450052)

Abstract: This paper presents an algorithm for designi

5.1.6 SelectIO模块

Virtex-6每个I/O片（I/O Tile）包含两个IOB、两个ILOGIC、两个OLOGIC 和两个IODELAY，如图5-24 所示。

图5-24 I/O 片结构图

本小节就以下几个方面介绍Virtex-6 的SelectIO 资源。

(1) SelectIO 的电气特性。

(2) SelectIO 的逻辑资源——ILOGIC 资源和OLOGIC 资源。

(3) SelectIO 的高级逻辑资源——ISERDES 资源、OSERDES 资源和Bitslip。 一、 SelectIO IO 的电气特性

所有的Virtex-6 FPGA 有高性能的可配置SelectIO 驱动器与接收器，支持非常广泛的接口标准。强大的功能SelectIO 包括输出强度和斜率的可编程控制以及使用数控阻抗（DCI）的片上终端。

IOB 包含输入、输出和三态SelectIO 驱动器。支持单端I/O 标准（LVCMOS、HSTL、SSTL）和差分I/O 标准（LVDS、HT、LVPECL、BLVDS、差分HSTL 和SSTL）。

注意：差分输入和VREF 相关输入由VCCAUX 供电。 IOB、引脚及内部逻辑的连接如图5-25

用CPU配置Altera公司的FPGA

一. 概 述

目前很多产品都广泛用了FPGA，虽然品种不同，但编程方式几乎都一样：利用专用的EPROM对FPGA进行配置。专用的EPROM价格不便宜，且大不跟上都是一次性OPT方式编程。一旦更改FPGA设计，代价不小。 为了进一步降低产品的成本和升级成本，可以考虑利用板上现有CPU子系统中空闲的ROM空间存放FPGA的配置数据，并由CPU模拟专用EPROM对FPGA进行配置。 本文将以PowerPC860和EP1K30为例，讲解如何利用CPU来配置FPGA。

CPU配置FPGA的优点

与Configuration EPROM方式相比本设计有如下优点：

1． 降低硬件成本——省去了FPGA专用EPROM的成本，而几乎不增加其他成本。以ALTERA的10K系列为例，板上至少要配一片以上的EPC1，每片EPC1的价格要几十元，容量1M位。提供1Mb的存储空间，对于大部分单板来说（如860系统的单板），是不需要增加硬件的。即使增加1Mb存储空间，通用存储器也会比FPGA专用EPROM便宜。

2． 可多次编程——FPGA专用EPROM几乎都是OTP，一旦更换FPGA版本，旧版本的并不便宜的EPROM只能丢弃。如