vhdl试卷答案
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VHDL试卷
2009/2010 学年第 一 学期末考试试题答案及评分标准
(A卷)
得分
一、 填空题(20分,每空格1分)
1、一个完整的VHDL语言程序通常包含 实体(entity) , 构造体(architecture), 配置(configuration), 包集合(package)和 库(library) 5各部分。 2、在一个实体的端口方向说明时,输入使用in表示,那么构造体内部不能再使用的输出是用 out 表示;双向端口是用 inout 表示;构造体内部可再次使用的输出是用 buffer 表示;
3、一个构造体可以使用几个子结构,即相对比较独立的几个模块来构成。VHDL语言可以有以下3种形式的子结构描述语句: BLOCK 语句结构; PROCESS 语句结构和SUBPROGRAMS结构。
4、VHDL的客体,或称数据对象包括了常数、 变量variable 和 信号signal 。 5、请列出三个VHDL语言的数据类型,如实数、位等。 位矢量 , 字符 , 布尔量 。 6、设D0为'0', D1为'0', D2为'1', D3为'0', D0 & D1 & D2 & D3的运算结果是“
VHDL试卷
西安电子科技大学
考试时间 120 分钟
试 题
题号 一 二 三 四 五 六 七 八 九 十 分数 总分 1.考试形式:开卷;2.本试卷共 三 大题,满分100分。
班级 学号 姓名 任课教师
一、 简答题(30分,每题6分)
1. 一个最简单的VHDL语言由哪几部分组成?请简述各部分的主要功能。
有实体说明和构造体两部分组成。实体说明部分规定了设计单元的输入、输出接口信号或引脚,而构造体部分定义了设计单元的具体构造和操作(行为)。
2. 请简述自上至下硬件电路设计方法的基本过程。
规格设计;行为级描述;行为级仿真;RTL级描述;RTL级仿真;逻辑综合、优化;门级仿真、定时检查;输出门级网络表。 3. 请简述COMPONENT语句的主要功能。
该语句指定了本构造体中使用了哪一个现成的逻辑描述模块。 4. VHDL语言构造体的描述方式有哪几种?试述各自的特点。 答:1,行为描述:采用进程语句,顺序描述被称为设计实体的行为, 2,数据流描述(寄存器传输描述):采用进程语句。顺序描述数据流在控制流作用下
EDA技术—VHDL版期末试卷(含答案)
级号名 班学姓 密 内答 线得题 封不
学年第一学期期末考试试卷(闭卷)
年级 2010 专业 信息处理与交换 (本)课程名称 EDA技术基础
教师出题时请勿超出边界虚线;
2、学生答题前将密封线外的内容填写清楚,答题不得超出密封线; 3、答题请用蓝、黑钢笔或圆珠笔。
一、单项选择题(30分) 1.以下描述错误的是 C
A.QuartusII是Altera提供的FPGA/CPLD集成开发环境 B.Altera是世界上最大的可编程逻辑器件供应商之一
C.MAX+plusII是Altera前一代FPGA/CPLD集成开发环境QuartusII的更新换代新产品
D.QuartusII完全支持VHDL、Verilog的设计流程
2.以下工具中属于FPGA/CPLD开发工具中的专用综合器的是 B
A.ModelSim B.Leonardo Spectrum C.Active HDL D.QuartusII 3.以下器件中属于Xilinx 公司生产的是 C
A.ispLSI系列器件
EDA技术—VHDL版期末试卷(含答案)
级号名 班学姓 密 内答 线得题 封不
学年第一学期期末考试试卷(闭卷)
年级 2010 专业 信息处理与交换 (本)课程名称 EDA技术基础
教师出题时请勿超出边界虚线;
2、学生答题前将密封线外的内容填写清楚,答题不得超出密封线; 3、答题请用蓝、黑钢笔或圆珠笔。
一、单项选择题(30分) 1.以下描述错误的是 C
A.QuartusII是Altera提供的FPGA/CPLD集成开发环境 B.Altera是世界上最大的可编程逻辑器件供应商之一
C.MAX+plusII是Altera前一代FPGA/CPLD集成开发环境QuartusII的更新换代新产品
D.QuartusII完全支持VHDL、Verilog的设计流程
2.以下工具中属于FPGA/CPLD开发工具中的专用综合器的是 B
A.ModelSim B.Leonardo Spectrum C.Active HDL D.QuartusII 3.以下器件中属于Xilinx 公司生产的是 C
A.ispLSI系列器件
VHDL
第四章 VHDL简明教程
§4.1 VHDL基本结构与语法
·VHDL是VHSIC Hardware Description Language的缩写
□ VHSIC—Very High Speed Integrated Circuit(1982年)
·由美国国防部(DOD)制定,以作为各合同商之间提交复杂电路设计文档的一种标准方案 ·1987年被采纳为IEEE 1076标准 ·1993年被更新为IEEE 1164标准
HDL 的出现是为了适应电子系统设计的日益复杂性。若以计算机软件的设计与电路设计做个类比,机器码好比晶体管/MOS管;汇编语言好比网表;则HDL语言就如同高级语言,VHDL在语法和风格上类似与现代高级编程语言,如C语言。但要注意,VHDL毕竟描述的是硬件,它包含许多硬件特有的结构。 ·现在VHDL被广泛用于: 电路设计的文档记录 设计描述的逻辑综合 电路仿真
采用VHDL及自顶向下方法在大型数字系统设计中被广泛采用。在设计中你可采用较抽象的语言(行为/算法)来描述系统结构,然后细化成各模块,最后可借助编译器将VHDL描述综合为门级。
eda技术与vhdl设计答案
eda技术与vhdl设计答案
【篇一:eda技术与vhdl复习练习题】
/p> 一、填空题
1、pld的中文含义是:________。 2、asic的中文含义是:________。
3、“与-或”结构的可编程逻辑器件主要由四部分构成:________、________、____________和____________。
4、可编程逻辑器件结构图中一般用“x”表示此编程单元为________。 6、可编程逻辑器件结构图中无任何标记表示此编程单元为________。
7、可编程逻辑器件按规模的大小一般分为________和_________。 8、低密度可编程逻辑器件的主要有________和_________。 9、gal器件________取代全部pal器件。 10、pal器件只能________次编程。 11、gal器件能________次编程。
12、gal器件________取代ttl器件。 13、gal器件采用________擦除。
14、pal和gal器件________在系统编程。 15、pal和gal器件需要使用________编程。 二、选择题
1、可编程逻辑器件pld的基本结构形式是_______: a
VHDL试题
一. 选择填空(每题4分,共40分)
1..MAX7000结构中包含五个主要部分,即逻辑阵列块、宏单元、扩展乘积项(共享和并联)、可编程连线阵列、I/O控制块。
2.EDA的设计输入主要包括(原理图输入)、状态图输入、波形图输入和HDL文本输入。
3. 当前最流行的并成为IEEE标准的硬件描述语言包括具VHDL 和 Verilog 。
4. 常用EDA工具大致可分为 设计输入编辑器 、HDL综合器 、 仿真器、 适配器 和 下载器 5个模块。
5. CPLD结构特点为 以乘积项结构方式构成逻辑行为; FPGA结构特点为 以查表法结构方式构成逻辑行为 。
7. VHDL中最常用的库是 IEEE 标准库,最常用的程序包
是 STD-LOGIC-1164 程序包。常用的四种库是IEEE库、STD库、WORK库及VITAL库。IEEE库是VHDL设计中最常用的库,它包含有IEEE标准的程序包和其他一些支持工业标准的程序包。 8. VHDL程序的基本结构
9. 基于EDA软件的FPGA / CPLD设计流程为:原理图/HDL文本输入→功能仿真→综合→适配→时序仿真→编程下载→硬件测试。
10. 源文件
地铁自动售票系统VHDL
数字系统课程设计---地铁售票模拟
一、 设计要求:
功能描述:用于模仿地铁售票的自动售票,完成地铁售票的核心控制功能。
功能要求:售票机有两个进币孔,一个是输入硬币,一个是输入纸币,硬币的识别范围是5
角和1 元的硬币,纸币的识别范围是1 元、2 元,5 元,10 元。乘客可以连续多次投入钱币。
乘客可以选择的种类为2 元和4 元,乘客一次只能选择一个出站口。购买车票时,乘客先选
择出站名,然后选择所需的票数,再进行投币,投入的钱币达到所需金额时,售票机自动出
票,并找出余额,本次交易结束,等待下一次的交易。在投币期间,乘客可以按取消键取消 本次操作,钱币自动退出。
功能描述:用于模仿地铁售票的自动售票,完成地铁售票的核心控制功能。
功能要求:售票机有两个进币孔,一个是输入硬币,一个是输入纸币,硬币的识别范围是5
角和1 元的硬币,纸币的识别范围是1 元、2 元,5 元,10 元。乘客可以连续多次投入钱币。
乘客可以选择的种类为2 元和4 元,乘客一次只能选择一个出站口。购
买车票时,乘客先选
择出站名,然后选择所需的票数,再进行投币,投入的钱币达到所需金额时,售票机自动出
票,并找出余额,本次交易结束,等待下一次的交易。在投币期间,乘客可以按取消键取消 本次操作,钱
数码显示VHDL
实验五 数码显示电路的VHDL设计
一、实验目的
通过数码显示电路的设计,学习VHDL的CASE语句应用及多层次设计方法。
二、实验内容
1. 基本命题
设计一个如图5-1所示计数和7段数码显示译码电路,其中CNT4B为4输出二进制计数器,DECL7S为7段数码显示译码电路。
图5-1 计数器和译码器连接电路的顶层文件原理图
2. 扩展命题
设计一个8位数码显示器的扫描控制电路,控制如图5-2所示8个数码显示器逐一显示,以降低显示电路的功耗。
图5-2 8位数码显示器扫描控制电路
三、实验仪器与器材
计算机1台,GW48-PK2S实验箱1台,QuartusⅡ6.0 1套。
四、实验设计思路
1. 计数与7段数码显示电路 (1)4位二进制计数器CNT4B
参考实验一,将“10进制计数器”的VHDL程序改为“4位二进制计数器”。 (2)7段数码显示
7段数码显示是纯组合电路,通用的小规模专用IC,如74或4000系列的器件只能实现十进制BCD码译码,然而数字系统中的数据处理和运算都是2进制的,所以输出表达都是16进制的,为了满足16进制数的译码显示,最方便的方法就是利用译码程序在FPGA/CPLD中来实现。但为了简化过程,首先完成7段BCD
EDA与VHDL知识点总结与期末考试试卷及答案 (8)
EDA与VHDL知识点总结与期末考试试卷及答案
EDA试卷及答案
一、单项选择题:(20分)
1.IP核在EDA技术和开发中具有十分重要的地位;提供用VHDL等硬件描述语言描述的功能块,但不涉及实现该功能块的具体电路的IP核为_____ D _____。
A .瘦IP B.固IP C.胖IP D.都不是
2.综合是EDA设计流程的关键步骤,在下面对综合的描述中,____ D _____是错误的。
A.综合就是把抽象设计层次中的一种表示转化成另一种表示的过程;
B.综合就是将电路的高级语言转化成低级的,可与FPGA / CPLD的基本结构相映射的网表文件;
C.为实现系统的速度、面积、性能的要求,需要对综合加以约束,称为综合约束;
D.综合可理解为一种映射过程,并且这种映射关系是唯一的,即综合结果是唯一的。
3.大规模可编程器件主要有FPGA、CPLD两类,下列对FPGA结构与工作原理的描述中,正确的是__C__。
A. FPGA全称为复杂可编程逻辑器件;
B. FPGA是基于乘积项结构的可编程逻辑器件;
C.基于SRAM的FPGA器件,在每次上电后必须进行一次配置;
D.在Altera公司生产的器件中,MAX7000系列属FPGA结构。