vivado iP核仿真

Vivado下MIG核仿真手册

刘志强

1. IP-Core生成

根据所选芯片的不同，参照说明文档生成对应的MIG核：

? VC709-VX690T，参照文件夹“MIG核配置-VC709”下的说明。VC709板卡上有两条型号为

MT8KTF51264HZ-1G9的SODIMM条，最高工作频率932.84MHz，峰值带宽14.9GB/s，可根据需求选择配置一个或两个controller，相关参数及意义在configuration.pdf中均有说明；.xdc文件为约束文件，在配置阶段需要加载该文件用于指定具体管脚位置； ? EES256-VX485T,参照文件夹“MIG核配置-EES256”下的说明。EES256板卡是定制板卡，有

三条SODIMM条插槽，具体型号用户可自行选择，文件夹“ddr3-datasheet”下中列出了不同型号的内存条的具体参数。mig7-1controller.xdc约束文件中包含单个controller的管脚配置信息；mig7-3controller.xdc约束文件中包含了三个controller的管脚配置信息。

2.修改仿真文件

生成后的MIG核包含以下几个文件夹，其中“user_design/”文件夹包含了所有的设计文

Vivado Blackbox EDF + IP

1 生成blackbox 的EDF

1.1 建一个工程顶层文件为top.v 其例化了2个fifo: fifo1，fifo2。如图.1所示

图.1

fifo1只保留接口，内部没有逻辑语句。fifo2设置同fifo1。

图.2

1.2 综合过后打开open Synthesized Design

图.3

1.3 用tcl命令生成 edf文件

图.4

1.4 生成的edf文件如下所示

图.5

2 调用Vivado的IP

2.1 建一个Synthesized Project ，顶层文件用生成的top.edf 然后在添加已生成好的fifo工程

图.6

2.2 将bit文件和ltx文件下载到FPGA之后，观察FIFO有波形输出，说明此方法可行

图.7

Quartus IP核破解

在完成quartus软件安装之后，一般都要进行一个软件破解。对于一般的需求来说，使用CRACK破解器（好像是一个俊龙代理的），生产一个license.dat，在软件中关联一下，就完成了破解。其实仔细查看license中的内容，你会发现，一般的只有2行，如下图所示：

其实这里面的00A2就是nios的核代号，所以我们用这个破解之后，可以正常使用quartus和nios软件。随着设计的深入，一般会设计到使用IP核来完成设计，这时候，你就会发现出现一堆的error，要么是编译出错，要么是下载的时候有time-limited的错误。这就是IP核为破解的缘故。

教大家一个最简单的破解方法，就是把license里面的FEARURE 6AF7_00A2这里面的00A2改成你想要的核代号，这样如下图所示：

然后重新加载之后，你会surprise：

看见没，FIR的就破解了，其他的一样类似。

FEATURE 6AF7_0012 alterad 2035.12 permanent uncounted E75BE809707E

VENDOR_STRING=\tmGzGJJJJJJJJbqIh0uuuuuuuugYYWiVVVVV

小梅哥FPGA学习笔记之

Quartus II 15.0中仿真Altera三速以太网IP核

（友情提示：图片有点多，默认缩小状态下可能看不清楚，点击图片可查看高清大图哦）

近期的项目需要用到网络端口通过UDP协议来进行数据的与PC机的交互。FPGA系统中实现网口有多种方式，包括友晶的DE2-35开发板上使用的NIOS II处理器通过外部MAC芯片DM9000实现的web server，以及DE2-115开发板上使用NIOS II处理器与三速以太网（TSE）IP核实现web server，再就是W5X00系列的硬件TCP/IP网络芯片，配合FPGA实现网络数据传输。当然，我自己也曾经在项目中直接使用完全自己编写的UDP协议网络收发逻辑配合外部网络PHY芯片，实现数据的收发。早就知道Quartus II中提供了有三速以太网的MAC层IP，今天，在新项目的网络接口开工前，先通过仿真来了解一下该IP核的基本情况，相信该IP核的仿真结果一定很标准，能够为我后期手动写MAC层逻辑提供一个标准的时序参照。

这里我使用Altera 公司最新的FPGA开发工具Quartus II15.0（前天刚刚出了update1版本，不过公司网速慢，我还没来得及更新

小梅哥FPGA学习笔记之

Quartus II 15.0中仿真Altera三速以太网IP核

（友情提示：图片有点多，默认缩小状态下可能看不清楚，点击图片可查看高清大图哦）

近期的项目需要用到网络端口通过UDP协议来进行数据的与PC机的交互。FPGA系统中实现网口有多种方式，包括友晶的DE2-35开发板上使用的NIOS II处理器通过外部MAC芯片DM9000实现的web server，以及DE2-115开发板上使用NIOS II处理器与三速以太网（TSE）IP核实现web server，再就是W5X00系列的硬件TCP/IP网络芯片，配合FPGA实现网络数据传输。当然，我自己也曾经在项目中直接使用完全自己编写的UDP协议网络收发逻辑配合外部网络PHY芯片，实现数据的收发。早就知道Quartus II中提供了有三速以太网的MAC层IP，今天，在新项目的网络接口开工前，先通过仿真来了解一下该IP核的基本情况，相信该IP核的仿真结果一定很标准，能够为我后期手动写MAC层逻辑提供一个标准的时序参照。

这里我使用Altera 公司最新的FPGA开发工具Quartus II15.0（前天刚刚出了update1版本，不过公司网速慢，我还没来得及更新

Altera IP 核 NCO 相位增量计算

数字下变频中基于IP核的NCO设计

作者： 四川大学电子信息学院 魏明强 来源:电子设计应用2009年第6期

引言

软件无线电接收机系统中频信号处理算法的核心就是数字下变频(DDC)算法，而数控振荡器(NCO)是决定数字下变频性能的最主要因素之一。近年来采用IP核设计基于FPGA的数字系统成为趋势，采用经过严格测试和优化的IP模块，能大大减少设计和调试时间，降低开发成本，增强设计灵活性，从根本上提高设计性能。因此本文提出一种采用IP核设计数控振荡器的新方法，以满足软件无线电接收机下变频系统对NCO提出的高性能要求。

NCO在数字下变频中的作用

作为数字下变频的核心部分，数控振荡器具有频率分辨率高、频率变化速度快、相位可连续线性变化和生成的正弦余弦信号正交特性好等特点，数字化的相位和幅度可以实现高精度的数字调制解调。数字通信的发展要求数据传输速率进一步增高，如何得到一个可数控的高频载波信号是实现高速数字通信系统必须解决的问题。

如图1所示，正交结构的数字下变频由一个数字控制振荡器、一对正交数字混频器和两个高效的低通滤波器(LPF)组成。其中，NCO用于产生两路正交的正/余弦载波样本值，

片上网络路由器IP核的设计与实现

作 者 姓 名： 指 导 教 师： 学 院 名 称： 专 业 名 称：

2011年6月

信息科学与工程学院 电子信息工程

Design and realization of the routing IP

Core based on NoC

by

Supervisor:

June 2011

东北大学本科毕业设计（论文） 毕业设计（论文）任务书

毕业设计（论文）任务书

毕业设计（论文）题目： 片上网络路由器IP核的设计与实现 设计(论文)的基本内容： 本课题将在Xilinx的XUPV2P开发板上用VHDL硬件描述语言设计并实现一个片上网络路由器IP核以及用该IP核搭建的片上网络快速原型系统。利用EDK和ISE在FPGA上搭建易硬件模型以实现此IP核的基本逻辑功能—路由，同时将通过读写RAM的方式实现对路由器的监测状态的存储和读取，另外还要对此核进行基本的封装，使其具有统一的对外接口和灵活的参数设定。最后，要用该IP核搭建片上网络快速原型系统，以测试该IP的功能。 毕业设计（论文）专题部分： 题目： 设计或论文专题的基本内容： 学生接受毕业设计（

VIVADO下ILA使用指南

ILA是VIVADO下的一个DEBUG- IP，类似于片上逻辑分析仪，通过在RTL设计中嵌入

ILA核，可以抓取信号的实时波形，帮助我们定位问题。本文档以一个简单的COUNTER设计为例，对VIVADO（2014.1）下ILA核的使用进行说明。 第一部分 RTL设计

module counter ( input clk, output [3:0] q ); wire clk;

//想抓取cnt信号进行观察

(* keep = \assign q = cnt;

always@(posedge clk) begin cnt <= cnt + 4'd1; end endmodule

第二部分 加入LIA核

在vivado工程中，打开IP Catalog选项，找到ILA核

进入ILA核的配置界面（2页） 第一页

在“component Name”可以修改例化名, 在“Number of Prober”可以修改想抓取信号的分组个数，在本例中仅观察1组信号cnt，在“sample Data Depth”可以修改抓取信号的深度，本例选择默认值1024。其他选项保持默认值。 第

1.1 设计要求

设计并制作一个数字幅频均衡功率放大器。该放大器包括前置放大、带阻网络、数字幅频 均衡和低频功率放大电路，其组成框图如图1所示。

1 系统设计

图1.1 数字幅频均衡功率放大器组成框图

1.2 总体设计方案

1.2.1方案论证与比较

（1）整体方案选择方案

方案一：模拟式幅频均衡功率放大器

输入信号经过前置放大并经过带阻网络后，信号的幅度将按照频率的不同而衰减。为了达到均衡幅频，在带阻网络之后连反向带阻网络，叠加后即可实现幅频均衡。最后将幅频均衡信号通过低频功放。模拟式均衡功率放大器避免了大量的软件编程，但是性能不稳定，而且不符合本题目的数字幅频均衡的任务要求。

方案二：基于DSP的数字幅频均衡功率放大器

该方案利用DSP对放大、带阻后的信号进行数字处理，A/D采样之后利用FFT对幅值进行乘法补偿，然后进行IFFT转换成时域，再用D/A转换为模拟量，最后利用低频功放进行功率放大。DSP拥有FFT、IFFT、浮点运算等IP核，可以直接调用，减轻了软件部分的工作量。但是DSP造价高，兼容性较差。

方案三：基于FPGA的数字幅频均衡功率放大器

信号经前置放大、带阻网络后，可对其进行A/D采样，然后利用FFT转换到频域

基于FPGA的PWM与定时计数器IP核的设计

前言

PWM是脉冲宽度调制（Pulse Width Modulation）的简称，在自动控制系统和计算机技术领域都有非常广泛的应用。在许多硬核式的嵌入式CPU中都有PWM和定时计数器模块的I/O口供用户使用，在交流检测、电机控制等实际应用系统中，PWM是整个系统的技术核心，在嵌入式操作系统中定时计数器也是不可缺少的部分。而在FPGA中的SOPC中，很多时候并没有提供这种模块供用户使用，因此设计出支持PWM输出的IP核具有很大的实用价值。针对市场上使用的FPGA情况，本文所提出的IP功能实现是基于Altera公司的cyclone II芯片，该功能模块不仅可以作为独立的模块使用，而且可以嵌入到Altera公司提供的NIOS II处理器中，并通过NIOS II对该模块进行控制。HDL语言是一种通用性很强的语言，因此这个模块具有很高的移植性，不仅可以用于大多数的Altera芯片，而且对于其它公司生产的FPGA芯片同样适用。本设计中给出了模块与主系统的接口电路、功能逻辑电路以及外部输出端口。

1 芯片功能描述

本设计实现了PWM输出和定时器/计数器两大功能，IP核将根据内部寄存器的状态选择相应的工作模式完