verilog语言与门代码

代码设计规范

verilog语言代码设计规范

2011年12月

1

代码设计规范

目录

一、规范适用范围 ----------------------------------------- 错误！未定义书签。

1.1项目适用范围 ----------------------------------------------- 错误！未定义书签。 1.2人员适用范围 ----------------------------------------------- 错误！未定义书签。 1.3编码设计的成果形式 ----------------------------------- 错误！未定义书签。

二、代码书写规范 ------------------------------------------------------------------ 3

2.1模块说明书写规范 ----------------------------------------------------------------- 3 2.1模块注释书写规范 ----------------------------------------------------

/* * * Examples from \

* by D.E. Thomas and P.R. Moorby * * */

//Example 1.2. NAND Latch To Be Simulated. module ffNand; wire q, qBar;

reg preset, clear;

nand #1

g1 (q, qBar, preset), g2 (qBar, q, clear);

initial begin

// two slashes introduce a single line comment $monitor ($time,,

\

module digclk(clk,en,rst,dula,wela,s1,s2,s3,led,flag1,start1,flag2,start2,aled,s6,s4,s5);

//s1调时 s2调分 s3调秒 wela位码 dula段码 en使能 clk时钟,flag1是跑表标志（拨上去就是显示跑表），置一为跑表功能,start1为跑表开始停止

//flag2为闹钟标志（拨上去就是设置闹钟时间） start2为闹钟开关 aled闹钟提示灯 input clk,rst,en,s1,s2,s3,flag1,start1,flag2,start2,s6,s4,s5; output [2:0] wela; output [7:0] dula; output led; output aled; reg led; reg aled;

reg [7:0] cnt,dula; reg [2:0] wela;

reg[7:0] hourh,hourl,minh,minl,sech,secl;

reg[7:0] phourh,phourl,pminh,pminl,psech,psecl; reg[7:0] ahourh,ahourl,a

Alu.v

module ALU(aluControl,a,b,result,zero); input[3:0] aluControl; input[31:0] a,b; output zero;

output[31:0] result; reg[31:0] result;

always @(aluControl or a or b) begin

case(aluControl)

4'b0000: result=a&b; 4'b0001: result=a|b; 4'b0010: result=a+b; 4'b0110: result=a-b;

4'b0111: result= (a

assign zero=(result==0) ? 1 : 0;

endmodule

ALUcontrol.v

module ALUcontrol (aluop,funct,aluControl); input [1:0]aluop; input [5:0]funct; output reg[3:0]aluControl;

燕 山 大 学 电 子 实 验 中 心

EDA课程设计-Verilog HDL 程序 设计教师：郑兆兆 2012年12月24日

EDA设计输入方式燕 山 大 学 电 子 实 验 中 心

原理图设计输入

硬件描述语言设计输入(VHDL 、 Verilog HDL)

波形设计输入 底层设计输入 层次设计输入

燕 山 大 学 电 子 实 验 中 心

Verilog HDL是目前应用最为广泛的硬件描述语言之一， 与VHDL各有千秋。1993年，IEEE专门成立IEEE 1364工作 组制定Verilog HDL的标准，在1995年发布了第1个Verilog HDL的标准，即IEEE 1364-1995。随后，IEEE在2002年发布 了经过修订的Verilog HDL新标准，命名为IEEE 1364-2001。 Verilog HDL允许在不同的抽象级别上对数字电路系统进 行描述，这些抽象级别包括 系统级( System Level)、算法 级( Algorithm Level )、寄存器传输级( Register Transfer Level)、门级(Gate Level)和开关级(Switch Level)。 系统级、算法级、寄存器传输级描述都被称为行

数字钟

一、简介

此数字钟为时分秒可调，带有闹钟设置。各引脚功能入下： clk: 输入时钟信号，为50mhz；

(clk1k： 产生闹铃音、报时音的时钟信号，)

mode： 功能控制信号；为0：计时功能;为1：闹钟功能； 为2：手动校时功能；

turn： 接按键，在手动校时功能时，选择是调整小时，还是分钟；若长时间按住该键，还可使秒信号清零，用于精确调时；

change： 接按键，手动调整时，每按一次，计数器加1；如果长按，则连续快速加1，用于快速调时和定时；

seg：此信号分别输出显示数据；采用BCD码计数，分别驱动6个数码管显示时间；

scan：数码管位选择信号输出

alert： 输出到扬声器的信号，用于产生闹铃音和报时音； 闹铃音为持续20秒的急促的“嘀嘀嘀”音，若按住“change”键，则可屏蔽该音；整点报时音为“嘀嘀嘀嘀—嘟”四短一长音；

LD_alert： 接发光二极管，指示是否设置了闹钟功能； LD_hour： 接发光二极管，指示当前调整的是小时信号； LD_min： 接发光二极管，指示当前调整的是分钟信号。

二、程序如下

module

shuzizhong(clk,mode,change,turn,ale

Verilog中的$display和$write

任务

1、格式

$display(p1,p2, ?,pn); $write(p1,p2, ?,pn);

这两个函数和系统任务的作用都是用来输出信息，即将参数p2到pn按参数p1给定的格式输出。参数p1通常称为：“格式控制”，参数p2至pn通常称为“输出列表”。

$display自动地在输出后进行换行，$write则不是这样。如果想在一行里输出多个信息，可以使用$write。如：

$display(“%d”,10) 和 $display(“%d\\n”,10) 效果相同

在$display和$write中，其输出格式控制是用双引号括起来的字符串，它包括以下两种信息：

1、格式说明，由”%”和格式字符组成。它的作用是将输出的数据转换成指定的格式输出。格式说明总是由”%”字符开始的。下面是几种常用的输出格式。

（1）、 %h或%H 以十六进制的形式输出

（2）、 %d或%D 以十进制的形式输出 （3）、 %o或%O 以八进制的形式输出 （4）、 %b或%B 以二进制

基于verilog语言的电梯设计

2）、系统描述；

1、设定电梯控制器适用的楼层为8层.

2、在电梯的内部有一个控制面板,它负责按下请求到的楼层,并且显示当前尚未完成的目的地请求,当到达该楼层以后自动撤销本楼层的请求,即将面板灯熄灭.

3、除1层和7层分别只有上/下按钮外，每个楼层（电梯门口旁）的召唤面板都有两个按钮，分别指示上楼和下楼请求。当按下后，对应按钮灯亮。如果电梯已经到达该楼层，按钮灯熄灭。

4、电梯的外部面板会显示电梯当前所在的楼层,及上行还是下行(暂停显示刚才运行时的状态).当电梯在运行时,对应的楼层灯间固定显示一段时间进入下一楼层;在暂停时,灯一直在该楼层保持亮的状态。

5、电梯调度方案：电梯向一个方向运行时，只对本方向前方的请求进行应答，直到本方向前方无请求时，才对反方向的请求进行应答。当前内部控制面板上有的请求,只要经过所在楼层均会立即响应.在所有内部外部请求都已完成后，电梯转入等待。

电梯模型：（如下附图）

第7层 第６层 电梯内部的控制面板， 显示信息有：电梯当前的位置和电梯当前的运行方向（上＼下），以及请求到达的楼层 控制信息有：请求要到达的目的楼层 第５层 第４层 电梯 第３层 第２层 第１层 每楼层的召唤

山东建筑大学信息与电气工程学院学院课程设计说明书

目录

摘 要 .............................................................. 2 正文 ............................................................... 3 1设计目的及要求 .................................................... 3 2设计原理 .......................................................... 3

2.1 设计实现原理 ............................................... 3 2.2项目分块及其实现方案......................................... 5 2.3电梯控制器的流程图........................................... 6 3设计内容 .................................................

Verilog实验报告——8位全加器

由一位全加器构成8位全加器

电科6012202023 裴佳文

一、

实验目的

用verilog语言编写由1位全加器构成8位全加器，自行编写testbench代码并在modelsim软件上进行仿真。 二、代码 1、源代码： 1位全加器：

module P1(A,B,Cin,sum,Cout); input A,B,Cin; output sum,Cout; wire s1,t1,t2,t3; xor x1(s1,A,B), x2(sum,s1,Cin); and A1(t3,A,B), A2(t2,B,Cin), A3(t1,A,Cin); or o1(Cout,t1,t2,t3); endmodule

由1位全加器构成8位全加器

module P(J,W,Psum,PCout,PCin); input [7:0] J,W; input Pcin;

output [7:0] Psum; output Pcout; wire [7:1]Ptemp; P1:

PA1(.A(J[0]),.B(W[0]),.Cin(PCin),.sum(Psum[0