altera配置芯片

芯片了解：

一、Xilinx的主流FPGA分为两大类，一种侧重低成本应用，容量中等，性能可以满足一般的逻辑设计要求，如Spartan系列；还有一种侧重于高性能应用，容量大，性能能满足各类高端应用，如Virtex系列，用户可以根据自己实际应用要求进行选择。 在性能可以满足的情况下，优先选择低成本器件。

1.spartan—3 Spartan-3系列FPGA

【15】

是为那些需要大容量、低价格电子应用的用户而设计的。该系统的8种FPGA

密度从5万到500万门。Spartan-3系列是在Spartan-IIE成功的基础上通过增加逻辑资源、增加内部RAM

容量、增加I/O引脚数量、增加时钟管理功能以及增加总体性能来实现的，很多增强的功能都来自于Virtex-II技术。这些结合了先进处理技术的改进，使得Spartan-3的性价比超出以前所能达到的水平。也为可编程逻辑器件提供了新的标准。由于异常的低价，Spartan-3可广泛地应用于各种电子设计，包括军工航天、宽带接入、家庭网络、投影电视、数字电视。Spartan-3还是替代ASIC的更佳选择。不同于通常的ASIC，FPGA减少了初期成本并缩短了开发周期。同时，FPGA的可编程性也使得它能在不需要考

FPGA配置模式

时间：2011-09-12 23:15:16 来源： 作者：

FPGA有多种配置模式：并行主模式为一片FPGA加一片EPROM的方式;主从模式可以支持一片PROM编程多片FPGA;串行模式可以采用串行PROM编程FPGA;外设模式可以将FPGA作为微处理器的外设，由微处理器对其编程。

如何实现快速的时序收敛、降低功耗和成本、优化时钟管理并降低FPGA与PCB并行设计的复杂性等问题，一直是采用FPGA的系统设计工程师需要考虑的关键问题。如今，随着FPGA向更高密度、更大容量、更低功耗和集成更多IP的方向发展，系统设计工程师在从这些优异性能获益的同时，不得不面对由于FPGA前所未有的性能和能力水平而带来的新的设计挑战。

在很多项目设计中采用Altera 公司基于SRAM架构Cyclone系列器件。Cyclone器件与其他FPGA器件一样是基于门阵列方式为用户提供可编程资源的，其内部逻辑结构的形成是由配置数据决定的。这些配置数据可通过多种模式加载到FPGA内部的SRAM中，由于SRAM的易失性，每次上电时，都必须对FPGA进行重新配置。

1 Cyclone FPGA 配置模式

Cyclone系列FPGA器件配置方案

FPGA配置AS串行配置芯片方法（包括非EPCS系列芯片）

QQ：740194480

一、不含NIOS的FPGAEPCS配置方式

配置SPI FLASH 芯片EPCS系列，ALTERA有两种方式，还只能配置EPCS系列。

1、直接配置如图，需要AS的下载插座,在QUARTUS II软件下编程有：PS,JTAG,AS..选择AS模式，按提示操作。

2、间接配置用JTAG，其实和一般的下载方式相比， 这种下载方需要先把*.sof 文件转成*.jic 文件， 然后在 JTAG模式下选择*.jic 文件下载即可。这样FPGA的程序调试和配置SPIFLASH芯片只要一个座。网上可以找到图文并茂的文章。

《使用 JTAG 方式配置 EPCS芯片 》。

二、epcs系列存配置与程序

a) 在SOPC builder里添加EPCS Device Controller Core，修改cpu里Reset

Vector为epcs_flash_controller。

b) 编译后把sof文件格式转换成flash文件格式 sof2flash --epcs

--input=example.sof --output=sof.flash

c) 把elf文件

用CPU配置Altera公司的FPGA

一. 概 述

目前很多产品都广泛用了FPGA，虽然品种不同，但编程方式几乎都一样：利用专用的EPROM对FPGA进行配置。专用的EPROM价格不便宜，且大不跟上都是一次性OPT方式编程。一旦更改FPGA设计，代价不小。 为了进一步降低产品的成本和升级成本，可以考虑利用板上现有CPU子系统中空闲的ROM空间存放FPGA的配置数据，并由CPU模拟专用EPROM对FPGA进行配置。 本文将以PowerPC860和EP1K30为例，讲解如何利用CPU来配置FPGA。

CPU配置FPGA的优点

与Configuration EPROM方式相比本设计有如下优点：

1． 降低硬件成本——省去了FPGA专用EPROM的成本，而几乎不增加其他成本。以ALTERA的10K系列为例，板上至少要配一片以上的EPC1，每片EPC1的价格要几十元，容量1M位。提供1Mb的存储空间，对于大部分单板来说（如860系统的单板），是不需要增加硬件的。即使增加1Mb存储空间，通用存储器也会比FPGA专用EPROM便宜。

2． 可多次编程——FPGA专用EPROM几乎都是OTP，一旦更换FPGA版本，旧版本的并不便宜的EPROM只能

Altera Cyclone II FPGA的几种代码配置

1、根据FPGA在配置电路中的角色，配置数据可以使用3种方式载入到目标器件中：

(1) FPGA主动方式：由FPGA来主动输出控制和同步信号给FPGA的串行配置芯片(EPCS系列)，配置芯片收到命令后，把配置数据发给FPGA，完成配 置过程；在AS模式下，FPGA必须与AS串行配置芯片配合使用，它与FPGA的接口为四跟信号线，分别为:串行时钟输入(DCLK),AS控制信号输入 (ASDI)，片选信号(nCS),串行数据输出(DATA)。

(2) FPGA被动方式：被动模式下，由系统的其他设备发起并控制配置过程，这些设备可以是配置芯片(EPC系列)，或者单板的微处理器、CPLD等。FPGA 在配置过程中完全处于被动地位，只是输出一些状态信号来配合配置过程；在PS模式下，需要配置时钟(DCLK)，配置数据(DATA0)，配置命令 (nCONFIG)，状态信号(nSTATUS)，配置完成指示(CONF_DONE)这四个信号来完成配置过程。 (3) JTAG模式：使用JTAG进行配置可以使用Altera的下载电缆，或者通过智能主机模拟JTAG的时序来进行配置；JTAG接口由四个必须的信号TD

1 应用需求

在实际应用中，FPGA的工作时钟频率可能在几个时间段内变动，对于与之相关的锁相环（PLL），若PLL的输入时钟在初始设定的时钟频率的基础上变化不太大时，PLL一般可以自己调整过来，并重新锁定时钟，获得正确的时钟输出；但是，若PLL的输入时钟频率较之原来设定的时钟频率变化较大时（比如，PLL输入时钟频率由50MHz变为200MHz），PLL将无法重新锁定时钟，其输出时钟频率将变为不确定的值。

对于后面这种情况，一般的可有两种处理方法：

方法一，是针对不同的输入时钟使用不同的PLL分别进行配置，当输入时钟变化时，内部逻辑根据不同PLL的锁定情况，选择合适的时钟作为工作时钟；

方法二，是利用FPGA开发厂商提供的PLL可重新配置宏（比如Altera的ALTPLL_RECONFIG宏模块），通过对其参数进行重新设定，然后，实时地重新配置PLL，使其在新的输入时钟下可以正常锁定和工作。

方法一的实现较为直观，但需要更多的PLL资源；方法二则通过对原来的PLL资源进行参数的重新配置，使其适应新的工作时钟，其实现较为复杂，但不需要额外的PLL资源。

FPGA内的PLL能否实时地实现重新配置，与该FPGA是否提供相关的可重新配置机制有关，具体请

1 应用需求

在实际应用中，FPGA的工作时钟频率可能在几个时间段内变动，对于与之相关的锁相环（PLL），若PLL的输入时钟在初始设定的时钟频率的基础上变化不太大时，PLL一般可以自己调整过来，并重新锁定时钟，获得正确的时钟输出；但是，若PLL的输入时钟频率较之原来设定的时钟频率变化较大时（比如，PLL输入时钟频率由50MHz变为200MHz），PLL将无法重新锁定时钟，其输出时钟频率将变为不确定的值。

对于后面这种情况，一般的可有两种处理方法：

方法一，是针对不同的输入时钟使用不同的PLL分别进行配置，当输入时钟变化时，内部逻辑根据不同PLL的锁定情况，选择合适的时钟作为工作时钟；

方法二，是利用FPGA开发厂商提供的PLL可重新配置宏（比如Altera的ALTPLL_RECONFIG宏模块），通过对其参数进行重新设定，然后，实时地重新配置PLL，使其在新的输入时钟下可以正常锁定和工作。

方法一的实现较为直观，但需要更多的PLL资源；方法二则通过对原来的PLL资源进行参数的重新配置，使其适应新的工作时钟，其实现较为复杂，但不需要额外的PLL资源。

FPGA内的PLL能否实时地实现重新配置，与该FPGA是否提供相关的可重新配置机制有关，具体请

www.altera.com101InnovationDrive,SanJose,CA951342014.08.18AlteraLVDSSERDESIPCoreUserGuide

SubscribeSendFeedbackug_altera_lvdsTheAlteraLVDSSERDESIPCoreconfigurestheserializer/deserializer(SERDES)anddynamicphasealignment(DPA)blocks.TheIPcorealsosupportsLVDSchannelsplacement,legalitychecks,andLVDSchannel-relatedrulechecks.

TheAlteraLVDSSERDESIPcoreisonlyavailableforArria10devices.ForArriaV,CycloneV,and

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StratixVdevices,followthestepsinMigratingYourALTLVDS_TXandALTLVDS_RXIPCoresonpage25tomigrateyourIP.

RelatedInformation

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ModelSim中Altera仿真库的添加

最近，做一个IP核的调试，但是里面调用了Altera的syncram，这样ModelSim就不能直接进行仿真，而QuartusII又不支持Tesbbench的仿真，所以为了在ModelSim中仿真就必须将Altera的这些仿真库添加到ModelSim中。

通常，在ModelSim中进行仿真需要加入Quartus提供的仿真库，原因是下面三个方面： ·Quartus不支持Testbench；

·调用了megafunction或者lpm库之类的Altera的函数； ·时序仿真要在Modelsim下做仿真。

下面以Altera器件为例，介绍如何在ModelSim中加入Altera的仿真库，Quartus II软件中自带有Altera的仿真库，只要把它拿到

ModelSim中去编译一下就可以了，具体步骤如下： 1.设置仿真库路径

打开ModelSim安装目录(我用的是ModelSim SE 6.2版本，安装在D:\\ModelSim\\Installfiles目录下)，新建文件夹altera，我们就在该目录下存放预编译的各种Altera库。

启动ModelSim

FPGA的基本结构

FPGA由6部分组成，分别为可编程输入/输出单元、基本可编程逻辑单元、嵌入式块RAM、丰富的布线资源、底层嵌入功能单元和内嵌专用硬核等。

FPGA的基本结构

每个单元简介如下：

1.可编程输入/输出单元（I/O单元）

目前大多数FPGA的I/O单元被设计为可编程模式，即通过软件的灵活配置，可适应不同的电器标准与I/O物理特性；可以调整匹配阻抗特性，上下拉电阻；可以调整输出驱动电流的大小等。

2.基本可编程逻辑单元

FPGA的基本可编程逻辑单元是由查找表（LUT）和寄存器（Register）组成的，查找表完成纯组合逻辑功能。FPGA内部寄存器可配置为带同步/异步复位和置位、时钟使能的触发器，也可以配置成为锁存器。FPGA一般依赖寄存器完成同步时序逻辑设计。一般来说，

比较经典的基本可编程单元的配置是一个寄存器加一个查找表，但不同厂商的寄存器和查找表的内部结构有一定的差异，而且寄存器和查找表的组合模式也不同。

学习底层配置单元的LUT和Register比率的一个重要意义在于器件选型和规模估算。由于FPGA内部除了基本可编程逻辑单元外，还有嵌入式的RAM、PLL或者是DLL，专用的Hard IP Core等，这些模块也能等效出一