用vhdl设计全加器代码

姓名：吴华平 学号：0850720035 班级：08电本一班

数电大作业——用VHDL设计全加器并仿真

方法一：（根据逻辑表达式进行设计）

全加器的逻辑表达式是：Y=AB+C(A⊕B)

S=A⊕B⊕C

（注：其中A,B,C为输入，C是来自相邻低位的进位；Y,S为输出，S为本位和，Y为向高位的进位。）

设计者：吴华平

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL; ENTITY wuhuaping1 IS

PORT(A,B,C:IN STD_LOGIC; 电路图： S,Y:OUT STD_LOGIC); END wuhuaping1;

ARCHITECTURE one OF wuhuaping1 IS SIGNAL D,E,F:STD_LOGIC; BEGIN

D<=A xor B; E<=D and C; F<=A and B; S<=C xor D; Y<=E or F; END one;

用VHDL进行程序的设计：

用VHDL设计全加器 1

姓名：吴华平 学号：0850720035 班级：08电本一班

保存为.vhd文件：

检查是否有语法错误：（没有错误）

用VHDL设计全加器

2

四位全加器的VHDL/VerilogHDL实现

加法器的分类 （一）半加器 能对两个1位二进制数进行相加而求得和及进位的逻辑电路称为半加器。或：只考虑两个一位二进制数的相加，而不考虑来自低位进位数的运算电路，称为半加器。图1为半加器的方框图。图2为半加器原理图。其中：A、B分别为被加数与加数，作为电路的输入端；S为两数相加产生的本位和，它和两数相加产生的向高位的进位C一起作为电路的输出。 根据二进制数相加的原则，得到半加器的真值表如表1所列。 信号输入 A 0 0 1 1 B 0 1 0 1 信号输出 S 0 1 1 0 C 0 0 0 1 表1 半加器的真值表 由真值表可分别写出和数S，进位数C的逻辑函数表达式为： （1） C=AB （2） 由此可见，式(1)是一个异或逻辑关系，可用一个异或门来实现；式(2)可用一个与门实现。仿真结果如图3所示： 图3 半加器仿真图 （二）全加器 除本位两个数相加外，还要加上从低位来的进位数，称为全加器。图4为全加器的方

实验5 用VHDL语言进行多位减法器的设计

一、实验目的

学习在QuartusⅡ下用VHDL语言设计复杂组合电路与功能仿真的方法。 二、实验仪器设备 1、PC机一台 2、QuartusⅡ。 三、实验要求

1、预习教材中的相关内容，编写出多位减法器的VHDL源程序。

2、用VHDL语言输入方式完成电路设计，编译、仿真后，在试验箱上实现。 四、实验内容及参考实验步骤

1、用VHDL语言设计一个半减器。并进行编译仿真。

2、在半减器的基础上，利用元件例化语句，设计一个一位的全减器，并编译仿真。

3、在一位全减器的基础上，利用元件例化语句，设计一个8位的全减器，并编译仿真。 五、实验报告

1、根据实验过程写出试验报告 2、总结用VHDL语言的设计流程 1、总结复杂组合电路的设计方法。 附录

1、半减器程序 library ieee;

use ieee.std_logic_1164.all;

entity h_suber is port(x,y:in std_logic;

diff,s_out:out std_logic); end entity h_suber;

architecture bhv of h_suber is begin

序列检测器

library ieee;

use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; use ieee.std_logic_arith.all; entity detect110 is port(clk,D_in:in std_logic; en:in std_logic; D_out:out std_logic ); end entity;

architecture behav of detect110 is

type state is(s0,s1,s2,s3,s4,s5,s6,s7,s8,s9,s10,s11); signal n:state; signal p:state; begin process(clk) begin

if clk'event and clk='1' then n<=p; end if; end process; process(D_in,clk) begin if(en='1') then

《数字电路与VHDL设计》实验报告

题目：用原理图输入法设计8位全加器

专业： 计算1011

学号： 2010810

姓名： 佐伊伦

2012-2013学年第二学期

一．设计目的

1.利用Quartus II的原理图输入法设计简单组合电路，掌握层次化设计的方法，并通过一个8位全加器的设计掌握原理图输入方式的电子设计的详细流程。

二．设计内容

1.建立一个高层次的原理图设计，利用已经设计好的1位全加器，将其转换成模块，构成8位全加器，并完成编译、综合、适配、仿真和硬件测试。

三．程序设计原理

将8个一位全加器组合，如图所示

四．程序流程图

开始 设置输入输出端循环调用一位全加器8次 例化语句 编译运行 结束 五．源程序

顶层文件

library ieee;

use ieee.std_logic_1164.all; entity f_adder_8bit is

port(a,b: in std_logic_vector(7 downto 0); sum: out std_logic_vector(7 downto 0); cout: out std_logic)

cadence 全加器 仿真

当代数字集成电路设计报告

题 目：学 院：年 级：专 业：姓 名：学 号：指导教师：

CMOS加法器的设计

电子工程学院 2013级 集成电路工程 孟繁刚 2131376 曲伟

年 1 月 2 日

2014

cadence 全加器 仿真

CMOS加法器的设计

前言

加法器是产生数的和的装置。加数和被加数为输入，和数与进位为输出的装置为半加器。若加数、被加数与低位的进位数为输入，而和数与进位为输出则为全加器。常用作计算机算术逻辑部件，执行逻辑操作、移位与指令调用。在电子学中，加法器是一种数位电路，其可进行数字的加法计算。在现代的电脑中，加法器存在于算术逻辑单元（ALU）之中。 加法器可以用来表示各种数值，如：BCD、加三码，主要的加法器是以二进制作运算。由于负数可用二的补数来表示，所以加减器也就不那么必要。

以单位元的加法器来说，有两种基本的类型：半加器和全加器，半加器有两个输入和两个输出，输入可以标识为 A、B 或 X、Y，输出通常标识为合 S 和进制 C。A 和 B 经 XOR 运算后即为 S，经 AND 运算后即为 C。

全加器引入了进制值的输入，以计算较大的数。为区分全加器的两个进制线，在输入端

实验五利用压控振荡器测量电压

一、实验目的

（1）以555定时器为基础设计压控振荡器 （2）设计一个具有如下功能的简易频率计。

1. 可以测量压控振荡器产生的频率，用4位数码管显示 2.测量结果直接用十进制数值显示

3. 被测信号是压控振荡器产生的方波脉冲信号，根据设计的压控振荡器确定电压值 4. 具有超量程警告（可以用 LED 灯显示） 二、实验设备与器材

（1）计算机：Quartus Ⅱ 16.0软件；

（2）硬件：Cyclone DE0-CV FPGA开发平台、555定时器、电阻、电容、可变电阻 三、利用Multisim搭建仿真电路

四、实验程序 library ieee;

use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; -- 计数器

entity cnt10 is

port (rst,fx,ena:in std_logic; cout: out std_logic;

outy :out std_logic_vector(3 downto 0)); end cnt10;

architecture be

cadence 全加器 仿真

当代数字集成电路设计报告

题 目：学 院：年 级：专 业：姓 名：学 号：指导教师：

CMOS加法器的设计

电子工程学院 2013级 集成电路工程 孟繁刚 2131376 曲伟

年 1 月 2 日

2014

cadence 全加器 仿真

CMOS加法器的设计

前言

加法器是产生数的和的装置。加数和被加数为输入，和数与进位为输出的装置为半加器。若加数、被加数与低位的进位数为输入，而和数与进位为输出则为全加器。常用作计算机算术逻辑部件，执行逻辑操作、移位与指令调用。在电子学中，加法器是一种数位电路，其可进行数字的加法计算。在现代的电脑中，加法器存在于算术逻辑单元（ALU）之中。 加法器可以用来表示各种数值，如：BCD、加三码，主要的加法器是以二进制作运算。由于负数可用二的补数来表示，所以加减器也就不那么必要。

以单位元的加法器来说，有两种基本的类型：半加器和全加器，半加器有两个输入和两个输出，输入可以标识为 A、B 或 X、Y，输出通常标识为合 S 和进制 C。A 和 B 经 XOR 运算后即为 S，经 AND 运算后即为 C。

全加器引入了进制值的输入，以计算较大的数。为区分全加器的两个进制线，在输入端

数字秒表设计

北 华 航 天 工 业 学 院

《EDA技术综合设计》

课程设计报告

报告题目： 数字秒表设计 作者所在系部： 电子工程系 作者所在专业： 电子信息工程 作者所在班级： 作 者 姓 名 ： 指导教师姓名：完 成 时 间 ： 2010年12月12日

数字秒表设计

内 容 摘 要

应用VHDL语言设计数字系统，很多设计工作可以在计算机上完成，从而缩短了数字系统的开发时间。我们尝试利用VHDL为开发工具设计数字秒表。

秒表的逻辑结构较简单，它主要由十进制计数器、六进制计数器、12500的分频器、数据选择器、和显示译码器等组成。在整个秒表中最关键的是如何获得一个精确的100HZ计时脉冲，除此之外，整个秒表还需有一个启动信号和一个清零信号，以便秒表能随意停止及启动。

秒表有共有6个输出显示，分别为百分之一秒、十分之一秒、秒、十秒、分、十分，所以共有6个计数器与之相对应，6个计数器的输出全都为BCD码输出

当代数字集成电路设计报告

题 目：学 院：年 级：专 业：姓 名：学 号：指导教师：

CMOS加法器的设计

电子工程学院 2013级 集成电路工程 孟繁刚 2131376 曲伟

年 1 月 2 日

2014 CMOS加法器的设计

前言

加法器是产生数的和的装置。加数和被加数为输入，和数与进位为输出的装置为半加器。若加数、被加数与低位的进位数为输入，而和数与进位为输出则为全加器。常用作计算机算术逻辑部件，执行逻辑操作、移位与指令调用。在电子学中，加法器是一种数位电路，其可进行数字的加法计算。在现代的电脑中，加法器存在于算术逻辑单元（ALU）之中。 加法器可以用来表示各种数值，如：BCD、加三码，主要的加法器是以二进制作运算。由于负数可用二的补数来表示，所以加减器也就不那么必要。

以单位元的加法器来说，有两种基本的类型：半加器和全加器，半加器有两个输入和两个输出，输入可以标识为 A、B 或 X、Y，输出通常标识为合 S 和进制 C。A 和 B 经 XOR 运算后即为 S，经 AND 运算后即为 C。

全加器引入了进制值的输入，以计算较大的数。为区分全加