eda课程设计12进制减法计数器

目 录

第1章 前言.................................................................................................................. 1

1.1 摘要 ...................................................................................................................... 1 1.2 设计目的 ............................................................................................................... 1 1.3 设计内容及要求 .................................................................................................... 1

第2章 设计方案.............

可逆特殊12进制计数器（20分）。 library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity cnt is Port ( clk : in std_logic; CL : in std_logic; co : out std_logic; output_l: out std_logic_vector(3 downto 0); output_h : out std_logic_vector(3 downto 0); add_dec: in std_logic); end cnt; architecture beh of cnt is signal count : std_logic_vector(7 downto 0); begin process(clk,CL) begin if CL= '1' then count <= \ co<='0'; elsif rising_edge(clk) then if count(3 downto 0)=\ count(3 downto 0)<=\ count(7 downto 4)<=count(7 downto 4) +1; else count(3 downto 0)<=count(3 downto 0)+1; end if; co<='0'; if count=\ co<='1'; elsif count=\ count<=\ co<='0'; else null ; end if; else if count(3 downto 0)=\ count(3 downto 0)<=\ count(7 downto 4)<=count(7 downto 4) -1; else count(3 downto 0)<=count(3 downto 0)-1;

第1页 共4页

end if;

目录

1 课程设计的目的与作用 ...................................................... 1

1.1课程设计目的 ......................................................... 1 2 所用multisim软件环境介绍 ................................................. 1

2.1 Multisim软件环境介绍 ................................................ 1 2.2 Multisim软件界面介绍 ............................................... 2 3设计任务 .................................................................. 3

3.1设计的总体框图 ....................................................... 3

3.1.1三位二进制减法计数器的总体框图 ...........

塔里木大学信息工程学院课程设计

目录

摘 要 ................................................................................................................ 1 1. 设计任务 ..................................................................................................... 2

1.1 设计目的 ............................................................................................. 2 1.2 设计指标 ............................................................................................. 2 1.3 设计要求 ...........................................................

目 录

摘

要 ··············································································································

····························

1

关键

词 ··············································································································

·······················

1

1 引

言 ··············································································································

·······················

2

2 同步时序逻辑电路的设计方

法··········································································· 2

2

.

1

目 录

摘

要 ··············································································································

····························

1

关键

词 ··············································································································

·······················

1

1 引

言 ··············································································································

·······················

2

2 同步时序逻辑电路的设计方

法··········································································· 2

2

.

1

集成电路软件设计

实验二：十进制加减计数器

实验地点 实验时间 学 院 班 级 姓 名 学 号 成 绩 指导老师

年 月 日

一、设计任务

1、设计十进制加减计数器;

2、练习使用Modelsim软件和Synopsys公司的Design Compiler软件。 二、设计要求

1、十进制加减计数器;

2、控制端口控制加与减的计数；

3、输入时钟的频率自定，符合设计即可 三、预习要求

编写加减计数器的VHDL代码; library ieee;

use ieee.std_logic_1164.all;

use ieee.std_logic_unsigned.all; entity counter is

port(clk ,up: in std_logic; q: out integer ); end ;

architecture one of

计算机09-3班 郑秀枫 09081311

实验二 两位十六进制计数器

一、 实验目的

1、 继续熟悉Quartus环境

2、 熟练掌握VHDL语言设计流程 3、 了解Verilog语言的基本使用

4、 熟悉DE2开发板上的时钟信号就LED显示器的使用

二、 实验任务

1、 完成第三章最后的实例，用7段数码管显示两位16进制数，clk输入用

FPGA上的50M信号

2、 用Verilog HDL实现SW输入4位二进制数，用7段数码管按十进制显示

输出同时用LED灯显示

三、 实验步骤

1、 用VHDL实现两位16进制计数器

（1） 新建VHDL源文件，命名为cn4e.vhd，设计实现一位16进制计数器，

其代码如图2-1所示。

计算机09-3班 郑秀枫 09081311

图2-1 图2-2

（2） 新建VHDL源文件，命名为vhdl2s，设计实现七段数码管译码器，其

代码如图2-2所示

（3） 新建VHDL源文件，命名为fenpin，设计实现分频电路，将输入的50MHz

的时钟信号变为1Hz的时钟信号，其代码如图2-3所示

图2-3

信 息 工 程 分 院

设计报告

课题名称：集成计数器及其应用 班级：14电子信息工程技术1班 学生姓名：邱荣荣 学 号： 18 指导教师：王连英

完成时间：2015年5月19日

七进制计数器电路设计

1.设计要求

a.分别采用反馈清零和反馈置数的方法

b.用同步十进制加法计数器74LS160(或同步4位二进制加法计数器74LS161)、三3输入与非门74LS10、4511、共阴七段数码LED显示器设计七进制计数器。

2.设计原理

a.使用4位同步二进制计时器74LS161设计反馈清零加法计数器

由74LS160是模16加法计数器、M=16，要设计制作的是七进制加法计数器、N=7，M>N，需一块74LS161,且74LS161具有异步清零(低电平有效)功能。

从初始状态开始，七进制加法计数器的有效循环状态:0000、0001、0010、0011、0100、0101、0110等七个。其最后一个，在下一个状态所对应的数码

)2。利用74LS161是:0111。所以，异步清零的反馈数SN?N?(7)10?(0110的异步清零(低电平有效)功能有,反馈数CR?Q2Q1Q0。据此有反馈清零法，由7

数字电路与逻辑设计实验报告

模323计数器设计实验报告

一、 实验内容

在QuartusII平台上，利用VHDL代码实现学号323计数器的设计，并在三位数码管显示出来。

二、 实验步骤与过程分析 1、

建立工程。

打开Quartus II软件平台，点击File---〉new project wizard建立一个工程xuehao_323,工程所在文件夹名字为xuehao_323,设置顶层实体名称为xuehao_323，点击next设置device，按照实验箱上FPGA的芯片名更改编程芯片的设置。 分析：

选择的硬件平台是Altera EPF10K20TI144_4的FPGA试验箱。

2、 添加VHDL文件。

在所在工程添加文件cnt10.vhd（十进制计数器），cnt_xuehao.vhd（323进制计数器），scan_led3_vhd.vhd（三位数码管显示），exp_cnt_xuehao323_7seg.vhd（数码管显示323三位学号计数器）四个文件。

这里通过老师给出的代码进行修改且理解： cnt10.vhd如下：

1

数字电路与逻辑设计实验报告

分析：

和输出状态需要四位宽，其中输入端口有aclr 清零端，clock时