集成电路制造原理与工艺课后答案

Cfwtcpe集成电路制造工艺原理

七夕，古今诗人惯咏星月与悲情。吾生虽晚，世态炎凉却已看透矣。情也成空，

且作“挥手袖底风”罢。是夜，窗外风雨如晦，吾独坐陋室，听一曲《尘缘》，合

成诗韵一首，觉放诸古今，亦独有风韵也。乃书于纸上。毕而卧。凄然入梦。乙

酉年七月初七。

-----啸之记。

集成电路制造工艺原理

课程总体介绍：

1． 课程性质及开课时间：本课程为电子科学与技术专业（微电子技术方向和光电子技术

方向）的专业选修课。本课程是半导体集成电路、晶体管原理与设计和光集成电路等

课程的前修课程。本课程开课时间暂定在第五学期。

2． 参考教材：《半导体器件工艺原理》 国防工业出版社

华中工学院、西北电讯工程学院合编

《半导体器件工艺原理》（上、下册）

国防工业出版社 成都电讯工程学院编著

《半导体器件工艺原理》上海科技出版社

《半导体器件制造工艺》上海科技出版社

《集成电路制造技术-原理与实践》

电子工业出版社

《超大规模集成电路技术基础》 电子工业出版社

《超大规模集成电路工艺原理-硅和砷化镓》

电子工业出版社

3． 目前实际教学学时数：课内课时54学时

4． 教学内容简介：本课程主要介绍了以硅外延平面工艺为基础的，与微电子技术相关的

器件（硅器件）、集成电路

集成电路制造中的腐蚀工艺

摘要：在集成电路制造过程中，需要光刻工艺将光刻版上的图形复制到硅片上，而腐蚀工

艺则是通过光刻胶来做保护，最后完成图形复制的任务。腐蚀结果的好坏会直接影响到硅片上的图形，这些图形则最终会在电路制作完成后对电路造成不同程度的影响。对于不同的材料，腐蚀工艺需要根据不同的腐蚀结果选取不同的腐蚀液或腐蚀气体，并通过大量的实验得到最佳的腐蚀结果。文章结合实际工作经验对在常规集成电路制造过程中的的几种材料在腐蚀工序的腐蚀做了简要的说明分析，对易出现的问题进行解决。

关键词：湿法腐蚀；干法腐蚀；等离子腐蚀；铝腐蚀

Etching for Integrated Circuit

MA Hong-jiang

The 47th Research Institute of China Electronics

TechnologyGroup,Shenyang,110032,China

Abstract: We need put the pattern on the wafer through

Photolithography ,but finally pattern will be keep down through Etch in IC ma

电子科技大学成都学院二零一零至二零一一学年第二学期

集成电路工艺原理 课程考试题A卷（120分钟） 一张A4纸开卷 教师：

邓小川 一 二 三 四 五 六 七 八 九 十 总分 评卷教师

1、 名词解释： (7分)

答：Moore law：芯片上所集成的晶体管的数目，每隔18个月翻一番。

特征尺寸：集成电路中半导体器件能够加工的最小尺寸。 Fabless：IC 设计公司，只设计不生产。 SOI：绝缘体上硅。 RTA：快速热退火。 微电子：微型电子电路。 IDM：集成器件制造商。

Chipless：既不生产也不设计芯片，设计IP内核，授权给半导体公司使用。LOCOS：局部氧化工艺。 STI：浅槽隔离工艺。

2、 现在国际上批量生产IC所用的最小线宽大致是多少，是何家企业生产？请举出三个以上在这种工艺中所采用的新技术（与亚微米工艺相比）？ (7分) 答：国际上批量生产IC所用的最小线宽是Intel公司的32nm。 在这种工艺中所采用的新技术有：铜互联；Low-K材料；金属栅；High-K材料；应变硅技术。

3、 集成电路制造工艺中，主要有哪两种隔离工艺？目前的主流深亚微米隔离工艺是哪种器件隔离工艺，为什么？(

集成电路制造工艺

北京大学

集成电路设计与制造的主要流程框架

系 统 需 求

设计

掩膜版

芯片制 造过程

单晶、外 延材料

芯片检测

封装

测试

集成电路的设计过程： 设计创意 + 仿真验证

功能要求 行为设计（VHDL） 否 行为仿真 是 综合、优化——网表 否

时序仿真

是 布局布线——版图

后仿真 是 否 Sing off 集成电路芯片设计过程框架

From 吉利久教授

—设计业—

芯片制造过程

硅片

—制造业—

由氧化、淀积、离子注入或蒸 发形成新的薄膜或膜层

用掩膜版 重复 20-30次

曝 光

刻 蚀

测试和封装

V ss

p o ly 栅

V dd

布线通道 参考孔

N+ 有源区

P+

集成电路的内部单元(俯视图)

30 m

100 m 头发丝粗细

50 m

30~50 m (皮肤细胞的大小)

1 m 1 m (晶体管的大小)

90年代生产的集成电路中晶体管大小与人 类头发丝粗细、皮肤细胞大小的比较

N沟道MOS晶体管

CMOS集成电路(互补型MOS集成电路)： 目前应用最为广泛的一种集成电路，约占 集成电路总数的95%以上。

集成电路制造工艺

图形转换：将设计在掩膜版(类似于照

相底片)上的图形转移到半导体单晶片上

掺杂：根据设计的需要，将各种杂质掺

杂在需要的位臵上，形成晶体管、接触等

制膜：制作各

4#210宿舍 集体版总结

引言

第一只晶体管 ?第一只晶体管, AT&T Bell Lab, 1947 ?第一片单晶锗, 1952

?第一片单晶硅, 1954 (25mm，1英寸) ?第一只集成电路（IC）, TI, 1958 ?第一只IC商品, Fairchild, 1961

摩尔定律晶体管最小尺寸的极限 ?价格保持不变的情况下晶体管数每12月翻一番，1980s后下降为每18月翻一番；

?最小特征尺寸每3年减小70%

?价格每2年下降50%；

IC的极限

?硅原子直径: 2.35 ?；

?形成一个器件至少需要20个原子；

?估计晶体管最小尺寸极限大约为50 ?或0.005um，或5nm。

电子级多晶硅的纯度

一般要求含si>99.9999以上，提高纯度达到

99.9999999—99.999999999%（9-11个9）。其导电性介于10-4-1010

? /cm。电子级高纯多晶硅以9N以上为宜。

1980s以前半导体行业的模式

1980s以前：大多数半导体公司自己设计、制造和测试IC芯片，如 Intel，IBM

1990s以后半导体行业的模式

F&F模式，即Foundry(代工)+Fabless(无生产线芯片设计),

什么是Foundry

集成电路制造工艺流程 1 / 9

集成电路制造工艺流程之详细解答

1.晶圆制造( 晶体生长-切片-边缘研磨-抛光-包裹-运输 ) 晶体生长(Crystal Growth)

晶体生长需要高精度的自动化拉晶系统。

将石英矿石经由电弧炉提炼，盐酸氯化，并经蒸馏后，制成了高纯度的多晶硅，其纯度高达0.99999999999。

采用精炼石英矿而获得的多晶硅，加入少量的电活性“掺杂剂”，如砷、硼、磷或锑，一同放入位于高温炉中融解。

多晶硅块及掺杂剂融化以后，用一根长晶线缆作为籽晶，插入到融化的多晶硅中直至底部。 然后，旋转线缆并慢慢拉出，最后，再将其冷却结晶，就形成圆柱状的单晶硅晶棒，即硅棒。

此过程称为“长晶”。

硅棒一般长3英尺，直径有6英寸、8英寸、12英寸等不同尺寸。

硅晶棒再经过研磨、抛光和切片后，即成为制造集成电路的基本原料——晶圆。

切片(Slicing) /边缘研磨(Edge Grinding)/抛光(Surface Polishing) 切片是利用特殊的内圆刀片，将硅棒切成具有精确几何尺寸的薄晶圆。

然后，对晶圆表面和边缘进行抛光、研磨并清洗，将刚切割的晶圆的锐利边缘整成圆弧形，去除粗糙的划痕和杂质，就获得近乎完美的硅晶圆。

电子科学与技术专业教程专业课

第2章 集成电路的基本制造 工艺及版图设计2.1 集成电路的基本制造工艺

2.2 集成电路的封装工艺2.3 集成电路版图设计

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半个多世纪前的1947年贝尔实验室发明了晶体管；1949年 Schockley发明了双极(Bipolar)晶体管；1962年仙童公司首

家推出TTL(TransistorTransistor Logic)系列器件；1974年ECL(EmitterCoupled Logic)系列问世。双极系列速度快， 但其缺点是功耗大，难以实现大规模集成。 20世纪70年代初期，MOSFET(MetalOxide Semiconductor FieldEffect Transistor)晶体管异军突起。

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现在，CMOS(Complementary MOS)已经无以替代地占据 统治地位，对其不断的改进，包括采用硅栅、多层铜连线等，使 得其速度和规模都已达到相当高度。然而功耗又重新变成CMOS 设计中的重大难题，人们在不断地寻求突破性进展。 目前，GaAs(Gallium Arsenide, 砷化镓)工艺仍然是使器件

速度最快的半导体工艺，它使器件可以工作在

国家科技重大专项

“极大规模集成电路制造装备及成套工艺”

2009年项目指南

为推动我国集成电路制造产业的发展，提升我国集成电路制造装备、工艺及材料技术的自主创新能力，充分调动国内力量为重大专项的有效实施发挥作用，国家科技重大专项“极大规模集成电路制造装备及成套工艺”根据实施方案和“十一五”实施计划，安排一批项目在全国公开发布，通过竞争择优方式选择优势单位承担项目。

一、 项目申请范围

根据附件1列出的项目指南说明，进行项目申请，编制《项目申报书》。

二、 项目申报与组织方式

由专项实施管理办公室组织，通过教育部、工业与信息化部、中国科学院、国资委和各省（市）科委（厅、局）向所辖企业、直属高校、科研院所发布指南，组织所辖单位编制项目申报材料，由各主管部门汇总后统一报送专项实施管理办公室。

专项实施管理办公室对各部门（地方）申报项目进行汇总后，由专项总体组组织专家进行申请材料初审，筛选符合专项要求的优势单位提交专项办公室，由专项办公室组织评审委员会进行正式评审，择优委托主承担单位，在专项总体组指导下组织产学研用联盟承担项目。

1

三、 项目申报单位基本要求

1、 在中国境内注册的中资控股企业，注册资本为申请国拨经费的10%以上。

2、 具备独

国家科技重大专项

“极大规模集成电路制造装备及成套工艺”

2009年项目指南

为推动我国集成电路制造产业的发展，提升我国集成电路制造装备、工艺及材料技术的自主创新能力，充分调动国内力量为重大专项的有效实施发挥作用，国家科技重大专项“极大规模集成电路制造装备及成套工艺”根据实施方案和“十一五”实施计划，安排一批项目在全国公开发布，通过竞争择优方式选择优势单位承担项目。

一、 项目申请范围

根据附件1列出的项目指南说明，进行项目申请，编制《项目申报书》。

二、 项目申报与组织方式

由专项实施管理办公室组织，通过教育部、工业与信息化部、中国科学院、国资委和各省（市）科委（厅、局）向所辖企业、直属高校、科研院所发布指南，组织所辖单位编制项目申报材料，由各主管部门汇总后统一报送专项实施管理办公室。

专项实施管理办公室对各部门（地方）申报项目进行汇总后，由专项总体组组织专家进行申请材料初审，筛选符合专项要求的优势单位提交专项办公室，由专项办公室组织评审委员会进行正式评审，择优委托主承担单位，在专项总体组指导下组织产学研用联盟承担项目。

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三、 项目申报单位基本要求

1、 在中国境内注册的中资控股企业，注册资本为申请国拨经费的10%以上。

2、 具备独

集成电路工艺与闩锁效应和ESD电路设计

《集成电路工艺、闩锁效应和ESD电路设计》第一章分两节，第一节内容主要介绍集成电路工艺制程技术的发展过程，集成电路工艺制造技术从最初的BJT工艺制造技术发展到CMOS工艺制造技术，并在CMOS工艺制造技术的基础上衍生出BiCMOS、BCD和HV-CMOS工艺制作技术以满足不同功能集成电路的要求。同时器件也从最初的BJT发展的MOSFET。第二节介绍先进工艺制程技术HKMG，以及FD-SOI和 FinFET器件结构。随着集成电路工艺制造技术不断发展，短沟道效应越来越严重，当氧化层的电性厚度接近1nm时，传统的SiON栅介质层不再是理想的绝缘体，栅极与衬底之间将会出现明显的量子隧穿效应，衬底的电子以量子的形式穿过栅介质层进入栅极，形成栅极漏电流，为了改善栅极漏电流，开发出高K介质材料的栅介质层，并用金属栅代替多晶硅栅，开发出HKMG工艺制程技术。当集成电路工艺制造技术的特征尺寸发展到22nm时，由于短沟道效应，平面结构的MOSFET会在器件关闭时，源漏之间依然出现严重的漏电问题，所以平面结构的MOSFET已经不能满足集成电路高性能的要求，在MOSFET的基础上开发出FD-SOI和3D结构的FinFET。