数电计数器实验报告
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数电实验:计数器电路
实验6 计数器实验电路
1实验目的
1.1掌握计数器的工作原理及特性
1.2采用触发器及集成计数器构成任意进制计数器 2实验仪器与元器件 2.1实验仪器
数字电路实验箱、数字万用表、示波器 2.2 芯片
74LS00/74ls04 74LS48 74LS161 共阴数码管 电位器 电阻等其它元件若干 3预习要求
3.1 预习计数器相关内容。 3.2 作出预习报告。 4实验原理
计数器是用来实现计数功能的时序部件,它能够计脉冲数,还可以实现定时、分频、产生节拍脉冲和脉冲序列等。计数器的种类很多,按时钟脉冲输入方式的不同,可以分为同步计数器和异步计数器。按进位体制不同,可以分二进制和非二进制计数器。按计数的增减趋势,可分加法或减法计数器等。目前,无论是TTL还是CMOC集成电路,都有品种齐全的中规模集成计数电路。作为使用者可以借助器件手册提供的功能表和工作波形以及引脚分布图,就能正确地使用这些器件。 4.1异步计数器
异步计数器是指计数脉冲不是直接加到所有触发器的时钟脉冲端。这样,当一个计数脉冲作用后,计数器中某些触发器的状态发生变化,而其它触发器保持原来状态,即计数器中各触发器状态的更新与输入时钟脉冲异步。
在设计模为整数N的异步计
数电实验7——计数器. 报告docx
数电实验报告:计数器
深圳大学实验报告课程名称:数字电子技术
实验项目名称:计数器
学院:光电工程学院
专业:光源与照明
指导教师:李佳
报告人:黄学号:2016 班级:
实验时间:2018年12月19日
实验报告提交时间:
教务处制
数电实验报告:计数器
三、实验原理:
计数器器件是应用较广的器件之一,它有很多型号,各自完成不同的功能,可根据不同的需要选用。本实验选用74LS162做实验器件。74LS162引脚图见图1。74LS162是十进制BCD同步计数器。Clock是时钟输入端,上升沿触发计数触发器翻转。允许端P 和T都为高电平时允许计数,允许端T为低时禁止Carry产生。同步预置端Load加低电平时,在下一个时钟的上升沿将计数器置为预置数据端的值。清除端Clear为同步清除,低电平有效,在下一个时钟的上升沿将计数器复位为0。74LS162的进位位Carry在计数值等于9时,进位位Carry为高,脉宽是1个时钟周期,可用于级联。
数电实验报告:计数器
9.1 复位法7进制计数器接线图1 图9.2 复位法7进制计数器接线图2
图中,AK1是按单脉冲按钮,LED0,LED1,LED2和LED3是逻辑状态指示灯,100kHz 是连续脉冲源。
数电实验报告:计数器
图9.4 置
计数器实验报告
电子与信息工程学院电子技术基础
EDA实验报告
实验名称: EDA实验报告 实验类型:设计(验证、设计、创新) 班级: 2015级电信3班 学号: 201507014302 姓名:施婷婷
实验时间: 2017.10.23 指导老师:聂文亮成绩:
一、实验目的
1、熟悉Qualltus II软件的使用方法并熟练运用。 2、熟悉VHDL语言,了解VHDL语言的细节问题。 3、掌握异步计数器的原理
二、实验原理
a、系统原理框图
b、VHDL程序 LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY counter10 IS
PORT (CLK,RST,EN: IN STD_LOGIC; DATA: IN STD_LOGIC_VECTOR(3 DOWNTO 0); DOUT: OUT STD_LOGIC_VECTOR(3 DOWNTO 0); COUT: OUT STD_LOGIC; SEGOUT
EDA实验报告 - 计数器
数字电路与逻辑设计实验报告
模323计数器设计实验报告
一、 实验内容
在QuartusII平台上,利用VHDL代码实现学号323计数器的设计,并在三位数码管显示出来。
二、 实验步骤与过程分析 1、
建立工程。
打开Quartus II软件平台,点击File---〉new project wizard建立一个工程xuehao_323,工程所在文件夹名字为xuehao_323,设置顶层实体名称为xuehao_323,点击next设置device,按照实验箱上FPGA的芯片名更改编程芯片的设置。 分析:
选择的硬件平台是Altera EPF10K20TI144_4的FPGA试验箱。
2、 添加VHDL文件。
在所在工程添加文件cnt10.vhd(十进制计数器),cnt_xuehao.vhd(323进制计数器),scan_led3_vhd.vhd(三位数码管显示),exp_cnt_xuehao323_7seg.vhd(数码管显示323三位学号计数器)四个文件。
这里通过老师给出的代码进行修改且理解: cnt10.vhd如下:
1
数字电路与逻辑设计实验报告
分析:
和输出状态需要四位宽,其中输入端口有aclr 清零端,clock时
二位计数器实验报告
二位计数器实验报告
王林 2013141444014
一、实验目的:
1.设计一个二位的计数器;
2.熟悉QuartusII软件的功能及环境。
二、详细设计: 设计步骤如下:
1.设计一个任意进制二位的计数器,包含有时钟信号clk,实现计数功能;在本实验设计了一种二位二十四进制的计数器,当个位计数到9时,十位加一,当十位达到2,个位达到3时,将执行清零,从而达到二十四进制计数的功能。
2.编译、查找错误并仿真,并下载到板子上验证结果。
三、源程序代码:
library ieee;
use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.all;
entity qua1 is --定义实体,它说明输入/输出端口 port(clk:in std_logic; --计数时钟
q:out std_logic_vector(7 downto 0); --计数输出 c:out std_logic); end qua1;
architecture a of qua1 is --定义结构体,它说明具体的功能 signa
实验报告(十进制计数器)
实验四:十进制计数器实验报告
实验日期:2014.4.15
学生姓名:陆小辉(学号:1228402025)
指导老师:黄秋萍
计数器是数字系统中使用最多的时序逻辑电路,其应用非常广泛。计数器不仅能应用于对时钟脉冲计数,而且应用于定势、分频、产生节拍脉冲和脉冲序列以及进行数字运算等。 一、设计要求:
设计十进制计数器,完成相应功能。可预置数、可加/减。
三、测试代码如下: 二、设计代码如下:
module PNcounter(clk,clean,ldn,enp,ent,i,q,rco); module test_PNcounter; reg clk,ldn,clean,enp,ent; input clk,ldn,clean,enp,ent;
reg[3:0] i; input[3:0] i;
wire [3:0]q; output [3:0]q;
wire rco; output rco;
PNcounter p1(clk,clean,ldn,enp,ent,i,q,rco); reg rco;
initial reg [3:0] q;
begin always@(posedge clk or negedge clean)
clk=1'b
实验4-加减计数器实验报告
上 海 理 工 大 学
计 算 机 工 程 学 院
实 验 报 告
实验名称 步长可变的加减计数
器
课程名称 ISP在线编程技术
姓名 彭金梅
学号 05010105
日期 2007-12-27
地点 计算机学院机房
成绩
教师 佟国香
一 实验目的:
1 掌握加减计数器以及特殊功能计数器的设计原理。 2.用VHDL语言设计多功能计数器。
二 实验原理:
计数分同步计数器和异步计数器。 1 加减工作原理
加减计数也称可逆计数器,就是根据计数控制信号的不同,在时钟脉冲的作用下,计数器可以进行加1计数操作或者减1计数操作。 2 变步长工作原理
如步长为3的加法计数器,计数状态变化为0 。3。6 。9。12……,步长值由输入端控制。在加法计数时,当计数值达到或超过99时,在计数器下一个时钟脉冲过后,计数器也。
三 实验内容:
1 设计的计数步长可在0~79之间变化
2.通过仿真或观察波形图验证设计的正确性。 3 编译下载验证结果。
四 设计提示
1. 注意IF语句的嵌套。 2. 注意加减计数的变化,计数值由9变0(加法)及由0变9(减法)各位的变化。
由于计数器为十进制计数器,还应
中山大学数电实验六 同步计数器的设计
数电实验六 同步计数器的设计 实验报告
一、实验预习
1、复习时序逻辑电路设计方法。
时序逻辑电路的基本设计步骤为:
化简
设计要求 -------→ 原始状态图 -------→ 最简状态图 -------→ 状态分配 -------→ 选触发器,求时钟、输出、状态、驱动方程 -------→ 画电路图 -------→ 检查电路能否自启
本实验采用集成下降沿J-K触发器74LS73构成时序电路,其外引线图和符号如下:
功能表如下: CP J K Qn Qn+1 功能 ↓ 0 0 0 0 保 ↓ 0 0 1 1 持 ↓ 0 1 0 0 清 ↓ 0 1 1 0 零 ↓ 1 0 0 1 置 ↓ 1 0 1 1 位 ↓ 1 1 0 1 翻 ↓ 1 1 1 0 转 __ _ 特性方程为:Qn+1 = JQn + KQn 状态转换表如下(X表示无关): Qn Qn+1 J K 0 0 0 X 0 1 1 X 1 0 X 1 1 1 X 0 对每个位,作出其次态表,画出其J、K输入的卡诺图,化简后,即得输入方程。
2、按实验内容设计逻辑电路画出逻辑图(在实验内容与步骤中描述)
二、实验目的
EDA实验报告材料-实验3计数器电路设计
暨南大学本科实验报告专用纸
课程名称EDA实验成绩评定
实验项目名称计数器电路设计指导教师郭江陵
实验项目编号03 实验项目类型验证实验地点B305
学院电气信息学院系专业物联网工程
组号:A6
一、实验前准备
本实验例子使用独立扩展下载板EP1K10_30_50_100QC208(芯片为EP1K100QC208)。EDAPRO/240H实验仪主板的VCCINT跳线器右跳设定为3.3V;EDAPRO/240H实验仪主板的VCCIO跳线器组中“VCCIO3.3V”应短接,其余VCCIO均断开;独立扩展下载板“EP1K10_30_50_100QC208”的VCCINT跳线器组设定为 2.5V;独立扩展下载板“EP1K10_30_50_100QC208”的VCCIO跳线器组设定为3.3V。请参考前面第二章中关于“电源模块”的说明。
二、实验目的
1、了解各种进制计数器设计方法
2、了解同步计数器、异步计数器的设计方法
3、通过任意编码计数器体会语言编程设计电路的便利
三、实验原理
时序电路应用中计数器的使用十分普遍,如分频电路、状态机都能看到它的踪迹。计数器有加法计数器、可逆计数器、减法计数器、同步计数器等。利用MAXPLUSII已建的库74161、74390分别实现8
6 计数器与序列检测器仿真实验报告
实验六 计数器与序列检测器的仿真
一、实验内容
1.用VHDL语言设计一个按余3码顺序计数的计数器,并进行仿真与分析; 2.用VHDL语言设计一个?1101001?位串的序列检测器,并仿真与分析。 二、实验要求
1.进实验室前,请写一份预习报告;进实验室时经指导老师检查后,才可上机操作。
2.预习报告内容有:
用VHDL语言编写余3码计数器程序;
用VHDL语言编写?1101001?序列检测器程序。
3.在文本编辑区使用VHDL硬件描述语言设计逻辑电路,再利用波形编辑区进行逻辑功能仿真,以此验证电路的逻辑功能是否正确,最后在实验箱上进行下载验证。
4.实验结束前,由指导老师检查了仿真波形和实验箱上的实验结果后方可离开。
三、电路功能介绍
1、计数器
计数器: 一般来说,在状态图中包含有一个循环(见下图)的任何时钟时序电路都可称为计数器。
计数器的模是指在循环中的状态个数。
一个有m个状态的计数器称为模m计数器,有时也称为m分频计数器。如果一个计数器的模不是2的幂,就会有多余状态,在正常工作时是不用这些状态的。
最常用的计数器可能就是n位二进制计数器。这样的计数器有n个触发器及2n
1
种状态,这些状态的循环顺序是0, 1, 2, ...,