基于FPGA的智能交通控制系统的研究与设计

毕业设计说明书(论文)

作 者： 学 号： 系 ： 信息工程 专 业： 通信工程 题 目： 基于FPGA的智能交通控制系统

的设计与实现

指导者：

(姓 名) (专业技术职务)

评阅者：

(姓 名) (专业技术职务)

2012 年 6 月 吉 林

毕业设计说明书（论文）中文摘要

交通灯是城市交通监管系统的重要组成部分，对于保证机动车辆的安全运行，维持城市道路的顺畅起到了重要作用。随着车辆的日益增多，交通问题将日趋严重。 可通过多修建道路或限制车辆的办法来解决，但道路的增加是有限的，而限制车辆会使汽车及其相关产业受到压制。目前，发达国家的交通主要是向智能化交通方向发展。如给汽车装上导航仪等办法，充分利用电子设备提高现有道路交通系统的运输能力。交通灯是管理城市交通的重要工具，交通灯对道路交通流的影响近年来引起广大学者的广泛注意。 本论文在EDA技术的基础上，利用FPGA的相关知识设计了智能交通灯控制系统，整个设计系统通过Max+PlusⅡ软件进行了模拟仿真，验证了设计的交通信号灯控制电路完全可以实现预定的功能，具有一定的实用性。 关键词: 智能交通灯；EDA技术；FPGA；Max+PlusⅡ I

毕业设计说明书（论文）外文摘要

Title The design of Intelligent Traffic Lights Based on FPGA Abstract The traffic lights in urban traffic control system plays an important part of ensuring the safe operation of motor vehicles and played an important role in keeping smooth urban roads. With the increasing number of vehicles, traffic problems will become increasingly serious. It could be solved by constructing more road or limited the travel of traffic, but the increase in the road limited will suppress automotive industry. At present, the traffic in developed countries is mainly to intelligence traffic direction. Such as fitting a car with navigation systems and making full use of electronic equipment to improve the existing road transport system to deliver. Traffic light plays an important tool for urban traffic management and traffic lights on the impact of road traffic aroused wide attention of scholars in recent years. This article in EDA technology design an intelligent traffic light control system based on the use of FPGA-related knowledge.This design of system used for simulation through the Max + PlusⅡcould verify the design of the traffic light control circuit can achieve the expected function and has a certain practicality. Keywords Intelligent Traffic Lights; EDA; FPGA; Max+PlusⅡ - - II

目 录

目 录

毕业设计说明书（论文）中文摘要 .............................................. Ⅰ 毕业设计说明书（论文）外文摘要 .............................................. Ⅱ 目录 ........................................................................ Ⅲ 第1章 绪论 ................................................................. 1

1.1 课题的提出和意义 .................................................... 1 1.2 智能交通的国内外发展状况 ............................................ 1

1.2.1 国内的研究现状 ................................................. 1 1.2.2 国外的研究现状 ................................................. 3 1.3 研究内容和方法 ...................................................... 5 第2章 EDA相关知识介绍 ..................................................... 6

2.1 EDA技术 ............................................................. 6

2.1.1 EDA技术的发展 ................................................. 6 2.1.2 EDA技术与传统电子设计方法比较 ................................. 7 2.2 FPGA概述 ............................................................ 8

2.2.1 FPGA的基本结构 ................................................ 8 2.2.2 FPGA编程开发 .................................................. 8 2.2.3 FPGA设计流程 .................................................. 9 2.3 VHDL硬件描述语言 ................................................... 11

2.3.1 VHDL语言特点 ................................................. 12 2.3.2 VHDL语言的基本结构 ........................................... 13 2.3.3 结构体的描述方式 .............................................. 14 2.3.4 自上而下（TOP DOWN）的设计方法 ................................ 14 2.4 MAX+PLUS II ........................................................ 15

2.4.1 Max+plusⅡ概述 ................................................ 15 2.4.2 Max+plusⅡ设计过程 ............................................ 16

第3章 具体设计以及模块划分 ................................................ 18

3.1 设计任务及要求 ..................................................... 18

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（1）设计输入

设计输入包括使用硬件描述语言HDL、状态图与原理图输入三种方式。HDL设计方式是现今设计大规模数字集成电路的良好形式，除IEEE标准中VHDL与Verilog HDL两种形式外，尚有各自FPGA厂家推出的专用语言，如Quartus下的AHDL。HDL语言描述在状态机、控制逻辑、总线功能方面较强，使其描述的电路能特定综合器（如Synopsys公司的FPGA Compiler II或FPGA Express）作用下以具体硬件单元较好地实现；而原理图输入在顶层设计、数据通路逻辑、手工最优化电路等方面具有图形化强、单元节俭、功能明确等特点，另外，在Altera公司Quartus软件环境下，可以使用Momory Editor对内部memory进行直接编辑置入数据。常用方式是以HDL语言为主，原理图为辅，进行混合设计以发挥二者各自特色。

通常，FPGA厂商软件与第三方软件设有接口，可以把第三方设计文件导入进行处理。如Quartus与Foundation都可以把EDIF网表作为输入网表而直接进行布局布线，布局布线后，可再将生成的相应文件交给第三方进行后续处理。

（2）设计综合

综合，就是针对给定的电路实现功能和实现此电路的约束条件，如速度、功耗、成本及电路类型等，通过计算机进行优化处理，获得一个能满足上述要求的电路设计方案。也就是是说，被综合的文件是HDL文件（或相应文件等），综合的依据是逻辑设计的描述和各种约束条件，综合的结果则是一个硬件电路的实现方案，该方案必须同时满足预期的功能和约束条件。对于综合来说，满足要求的方案可能有多个，综合器将产生一个最优的或接近最优的结果。因此，综合的过程也就是设计目标的优化过程，最后获得的结构与综合器的工作性能有关。

FPGA Compiler II是一个完善的FPGA逻辑分析、综合和优化工具，它从HDL形式未优化的网表中产生优化的网表文件，包括分析、综合和优化三个步骤。其中，分析是采用Synopsys标准的HDL语法规则对HDL源文件进行分析并纠正语法错误；综合是以选定的FPGA结构和器件为目标，对HDL和FPGA网表文件进行逻辑综合；而优化则是根据用户的设计约束对速度和面积进行逻辑优化，产生一个优化的FPGA网表文件，以供FPGA布局和布线工具使用，即将电路优化于特定厂家器件库，独立于硅持性，但可以被约束条件所驱动。

利用FPGA Compiler II进行设计综合时，应在当前Project下导入设计源文件，自动进行语法分析，在语法无误并确定综合方式、目标器件、综合强度、多层保持选择、优化

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第2章 EDA相关知识介绍 目标等设置后，即可进行综合与优化。在此可以将两步独立进行，在两步之间进行约束指定，如时钟的确定、通路与端口的延时、模块的算子共享、寄存器的扇出等。如果设计模型较大，可以采用层次化方式进行综合，先综合下级模块，后综合上级模块。在进行上级模块综合埋设置下级模块为Don't Touch，使设计与综合过程合理化。综合后形成的网表可以以EDIF格式输出，也可以以VHDL或Verilog HDL格式输出，将其导入FPGA设计厂商提供的可支持第三方设计输入的专用软件中，就可进行后续的FPGA芯片的实现。综合完成后可以输出报告文件，列出综合状态与综合结果，如资源使用情况、综合后层次信息等。

2.3 VHDL硬件描述语言

VHDL是超高速集成电路硬件描述语言的英文字头缩写简称，其英文全名是Very-High Speed Integrated Circuit Hardware Description Language。它是在70-80年代中由美国国防部资助的VHSIC(超高速集成电路)项目开发的产品，诞生于1982年。1987年底，VHDL被IEEE(The Institute of Electrical and Electronics Engineers)确认为标准硬件描述语言。自IEEE公布了VHDL的标准版本(IEEE std 1076-1987标准)之后，各EDA公司相继推出了自己的VHDL设计环境。此后，VHDL在电子设计领域得到了广泛的接受，并逐步取代了原有的非标准HDL。1993年，IEEE对VHDL进行了修订，从更高的抽象层次和系统描述能力上扩展VHDL的内容，公布了新版本的VHDL，即ANSI/IEEE std 1076-1993版本。1996年IEEE 1076.3成为VHDL综合标准。

VHDL主要用于描述数字系统的结构、行为、功能和接口，非常适用于可编程逻辑芯片的应用设计。与其它的HDL相比，VHDL具有更强的行为描述能力，从而决定了它成为系统设计领域最佳的硬件描述语言。强大的行为描述能力是避开具体的器件结构，从逻辑行为上描述和设计大规模电子系统的重要保证。就目前流行的EDA工具和VHDL综合器而言，将基于抽象的行为描述风格的VHDL程序综合成为具体的FPGA和CPLD等目标器件的网表文件已不成问题。

VHDL语言在硬件设计领域的作用将与C和C++在软件设计领域的作用一样，在大规模数字系统的设计中，它将逐步取代如逻辑状态表和逻辑电路图等级别较低的繁琐的硬件描述方法，而成为主要的硬件描述工具，它将成为数字系统设计领域中所有技术人员必须掌握的一种语言。VHDL和可编程逻辑器件的结合作为一种强有力的设计方式，将为设计者的

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产品上市带来创纪录的速度。 VHDL（Very high speed integrated circuit Hardware Description Language）硬件描述语言从高于逻辑级的抽象层次上描述硬件的功能、信号连接关系及定时关系。VHDL的设计流程如下图2-2： 总体方案编写HDLD代码软件模拟综合：面向FPGA网表硬件验证 图2-2 VHDL设计流程图 2.3.1 VHDL语言特点

目前数字系统的设计可以直接面向用户需求,根据系统的行为和功能要求,自上而下地逐层完成相应的描述、综合、优化、仿真与验证,直到生成器件,实现电子设计自动化。其中电子设计自动化EDA(即Electronic Design Automation)的关键技术之一就是可以用硬件描述语言(HDL)来描述硬件电路。VHDL (VHSIC Hardware Description Language)是用来描述从抽象到具体级别硬件的工业标准语言,它是由美国国防部在20世纪80年代开发的HDL,现在已成为IEEE承认的标准硬件描述语言。VHDL支持硬件的设计、验证、综合和测试,以及硬件设计数据的交换、维护、修改和硬件的实现,具有描述能力强、生命周期长、支持大规模设计的分解和已有设计的再利用等优点。

VHDL主要用于描述数字系统的结构、行为和功能,其程序结构特点是将一个电路模块或一个系统分成端口和内部功能算法实现两部分。对于一个电路模块或者数字系统而言,定义了外部端口后,一旦内部功能算法完成后,其他系统可以直接依据外部端口调用该电路模块或数字系统,而不必知道其内部结构和算法。VHDL的特点使得电子系统新的设计方法——“自顶向下”设计方法更加容易实现。可以先对整个系统进行方案设计,按功能划分成若干单元模块,然后对每个单元模块进一步细分,直到简单实现的单元电路。

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第2章 EDA相关知识介绍 2.3.2 VHDL语言的基本结构

一个完整的VHDL语言程序通常包含实体（Entity）、结构体（Architecture）、配置（Configuration）、包集合（Package）和库（Library）五个部分。

（1）实体：实体说明部分是说明一个器件的外观视图，即从器件外部看到的器件外貌，其中包括器件的端口，同时也可以定义参数，并把参数从外部传入模块内部，主要用于描述所设计的系统的外部接口。

（2）结构体：结构体是描述一个器件的内部视图，是次级设计单元。在其对应的初级设计单元实体说明被编译并且被并入设计库之后，它就可以单独地被并入该设计库。设计体描述一个设计的结构和行为，把一个设计的输入和输出之间的关系建立起来。一个设计可以有多个结构，分别代表该器件的不同实现方案。根据对一个器件设计由抽象到具体的过程，可把结构体的描述方式分为三个层次：行为描述方式、寄存器传输描述方式（RTL）和结构描述方式。

（3）库：库是经编译后的实体、结构体、包集合和配置的集合。使用库时总要在设计单元的前面予以说明。一旦说明，库中的数据对该设计单元就是可见的，从而共享已经编译过的设计结果。VHDL语言中存在的库大致有IEEE库、STD库、ASIC厂家提供的库、用户定义的库和现行作业库。

（4）包集合：包集合属库中的一个层次，是一种可编译的源设计单元。它收集了VHDL语言中所用到的信号、常数、数据类型、函数和过程的说明等。用户可以构成一个包集合，用以存放常数、数据类型、函数和过程，该包集合经编译后便自动加到WORK库中。使用库中的包集合时，在打开库后要用USE语句说明，例如：

LIBRARY IEEE；

USE IEEE.STD-LOGIC-1164.ALL；

（5）配置：配置语句从一个库中为一个实体选择一个特定的结构体，是一种放在库中的被编辑单元，并有相应的配置名。通过配置技术，可以选取多种不同的结构体，以便对一个设计任务采用仿真工具进行多种配置的性能实验。另外，配置说明和规定的特性还可以用在多层描述中。

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2.3.3 结构体的描述方式

在VHDL语言中，对结构体的三种描述方式从不同角度对硬件系统进行行为和功能的描述，体现了不同的建模方法。

（1）行为描述方式：行为描述是对系统的数学模型的抽象描述，它不考虑结构体是如何具体实现的。在程序中可以采用算术运算、关系运算、惯性延时和传输延时等难以或不能进行逻辑综合的VHDL语句。一般说，它主要用于系统数学模型的仿真或系统工作原理的仿真。

（2）RTL描述方式：RTL是真正可以进行逻辑综合的描述方式，它介于行为描述和结构描述之间。通过对系统的寄存器和总线的描述来说明数据的传输方向，在仿真通过后利用逻辑综合工具产生门级网表，从而完成硬件设计。

（3）结构体描述方式：结构体描述方式是在多层次的设计中，高层次的设计模块调用低层次的设计模块，或直接用门电路设计单元来构造一个复杂的逻辑电路的描述方法。它描述的是子元件及之间的连线。它所描述的端口与硬件端口之间的对应关系要比行为描述的端口与硬件端口的对应关系更容易明白。它能提高设计效率，可以将现有的设计成功方便地用到新的设计中去。

2.3.4 自上而下（TOP DOWN）的设计方法

自上而下的设计方法是现代电子系统的新型设计策略，它从设计的总体要求出发，自上而下地逐步从系统数学模型的设计与仿真，到数据流级的设计与仿真，选择系统设计方案，最后完成系统硬件的整体设计。VHDL的自上而下的设计方法不仅体现在它的基本结构由描述外视特性的实体与描述内视行为和结构体构成，同一实体可以有一个以上的结构体，以便设计方案的选择，还体现在系统硬件设计过程的三个层次：行为级描述与仿真、RTL级描述与仿真、逻辑综合与门级仿真。逻辑综合与所使用的逻辑综合工具有关，由逻辑综合优化工具生成具体的门级逻辑电路的EDIF（Electronic Design Interchange Format）网表。EDIF网表是一种标准接口，它是一个以ASCII字符为基础的中间互换格式，被大多数供应商提供的CAE/CAD系统所支持。半导体制造厂基于这种网表生成ASIC芯片的制造工艺，FPGA则基于这种网表生成用以配置FPGA芯片的位流文件。这三种仿真贯穿系统硬件设计的

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