第5章 VHDL高级设计技术

《EDA原理及应用》课件 PPT(何宾教授)

何宾 0208.9

0E- mia:l heibnm@ila.ubctedu..cn

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第

5

第五章章VHD高级L计设技术-主内要容本章首介先基绍X于iilnx片的H芯D高L设计技术。 级在高设级计技中术要对提主高DH性L能的些一计设 方法行了进比详较的介细，其中包绍逻辑括制和复复 用术、技并行和水流术技系、统同和步步异单、元逻辑 构结设计方法和的模块划的原分。则本 也章I对核P技进行了术比详细的较明和介绍说， 中其括包PI核分、IP核类优化IP核生、和I成P应技术用 这。分部虽然本在书的篇中不是幅多很但是，内容非 常要，读者在学习重部分该容时内要细仔的领会。

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●VHL高级设计技D-术VHDL代风格码第五章

●V DH代码L格是指两风个方的内面: 容一面是方VHLD言语述描范规即在使用V,DH语L描言述 辑行为时逻必须守V遵HD语言的L法词句和法规，范 描该述格风不赖于E依DA件工具和可软编程辑逻件器PLD 类型，仅是仅VHD从L语出发言的代码格； 风另一方面则VHD是语L对于一言特逻辑定单元描述，的即 VHDL语言用的哪一描种风述格进行逻辑行描为，才 能述使路描述得更电准，确局布布线后产的电路生计最 设优该描述风，不格仅要关注需DE软件A语在法细上的差节异， 还要紧密赖依固于的硬有结构件。

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●第五章

HVD高L设计技术-VH级L代D码风

从本质上讲，使格哪种描述用格风描述电的路辑行 为逻主，要决于两个关键取题问：1、 速度和面问题； 2、功积问题耗；

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五章●第

HDLV级高计技术设V-HD代L风格码 首,先先说速度明面和积问。 题这里的面积“主要是”设计指所占的F用PA逻辑资源G数

目，所消耗即触发器的查和找表目。数 “速 度”是指在片芯上稳运定时所能行够到达最的 频 高率 。 面积速和这度个两标始指终贯穿PL着D的设计是，评 价计性能的设主最要标。

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准五第章●

VHDL级设高技术计-HDLV码代风

格积面和速呈反度关比。 如系果提高要速度就需，要耗消多更资源，的即需 更要的面积大； 如果 少了减积面，就使系会统处的速度降低。理 所在设计以中不能可时同实既显现提著高PDL工作频率 又，著减少显占所用PLD逻辑的资的源数目。

第五章

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●

VHLD级设高技计-VH术D代L码风格在实际设计，需时在速要度和面之积进行间衡，权 得使设计到面达积和度的最速佳结合点 。 本章介通绍采用逻过辑制复复和技用、术行和流并 水技线术同步、异步电路处理技和、逻辑结术处理构术技 方法等在速，度面和之间进行积权，衡达到佳的性能最和 资源要。求

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●第五章VHDL高级设计技-V术DLH代码格

风次，说明功其问耗。题 随着LD工作P频的率显著提，功高成

耗为一个引起E AD计设员人密切注的问关。 题由 P于D工L频率作的提高逻辑单元，切换频率也的相 提应高相，应的引会P起D功L耗大。增 这样存在就频率和着功耗间之的盾，矛此必因须 逻在单辑元的换切速和功度之间耗进行衡权通，合过理的 计设减少，逻辑单不元必要切换，的样可以在一这程 定上降度功耗。低

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●

第五章VDL高级设计H技-术出扇

出扇指某一是件器输的驱出与之动连的相后续器件的能 力众所。周知一个器件的扇出数是有，制的限。扇 数出越目，所要求的驱动能多越高。力P在LD芯内， 如片一果逻个单元的扇出辑过数多的话，降会低其工速 度作并且，会对线布成造困难。因，在PL此逻D辑资允源 许情的下，况尽要降量扇低数出。●

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第章五VHL高D设计技级术-逻复制辑逻辑制是通复增加面积而过善设计改时的优化方序 ，经常法用于整信号的调扇。如果出号具信高的扇有， 出要添加缓存器则来强驱动能增力但这，会大增信号时的延。 过通逻辑制，复用使个相多同的号来信分担动驱 务。任样这每，信号路扇的出就变低，会就需要不额外的缓冲器 来强增驱，即可动减少信号路径延的迟。

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●第章

V五HL高D级计技术设逻辑-复制通过逻辑单的复元制减，少出数，可以扇解下决面两 个面的方问：减少题络延网；迟个器多分件在不同的布区 ，域这可样以大降低大布线阻情塞的况生发 在。用增使加器件少减扇出目的数候，必须要时注的意是，如果是 步异单元话，必的须该单元进对行同步处理

。●

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VHDL高级设技计术-逻辑制

复五第

章

n f

1 DQfn

1DQ

D

n1fQ

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●

第五章VHDL高设级计技-逻辑复用术术技辑逻用是指复在完成同相功能的，尽量下减所少 使用逻的单辑元的目。数样在这影响不设性能的计情下况 可以降，资低源的使用下面。过通一个乘器法的子例说 来这个问明。题

●

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第章

五VHLD级设计技术-逻辑高用复技术A0

A0XA 1 SL EXX BA 1 SELB

B先后选乘的择构

先结择选相乘后结的

构

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●HDVL高级计技术-逻辑复设技术用

第五

章选先择后乘的法结构在，现这样实个功能时一需要 用使两乘法个器一和选择个，器该对构进行结察观可以发 现，该在设计中被乘都是B数只，有乘数是一样的不，那么可以 不影在该设计响实的功现的能前提下，可以虑考 将系统改先为择选相后乘的结采用该构构结，在现相实功同 的前提下能，使所的乘用器数目由2法减个为1个少。 该设计从以可出，在看行设进计时，果如设对进行 计化，优多的很功能可以都过逻通复辑技术用提高设计效 率，减和逻少辑资源消量耗。

●

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VHDL高级设

计技术-并处理行技术第五

章串行设是最计见常的一种设计。一个当能模功块对 输入的理是处分骤进行的步，而且后步一骤依赖于前 一只骤步结果时，功能的块模设的计就要采需用行设计串 思想。的 行处理就并是用采几处理流程个时同处到达的理负载 提高处，的理效。并率处理要行这求处些任务理间 是不相关之的，彼之此是不间互相依的赖，如果存在相互 依赖很就用并行处难的方法理。

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●五章

第HVD高级设计技L-并术处行技术理模1块模2块

模块3

块模4模1 模块块1 模1块 模块

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1●第五

章VHL高D级设技术计-并处行技术理面以一下复个的杂法运算为乘例，明说行并处技理 的使用。 术先给首出运该的数学算达表 式,y a0 b0 a b1 a1 1b1 a 1 1 b图给出下了现该功实的能行并构(结结该由构XTS 合工具综给出。通使过用多乘个法，使得四器个乘法 算可运同时以进行，是但需注意要的，种速度的提高是这 面以为积代价。的

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●

第五章

HDVL高级设技术计并-处行技术理0 a0 b1 ba a2 X1+ X +b2a3

X+X b3

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●VDHL级高设技计 术 并-行乘法加的H法D描L述

第章五

例[52]乘-加法运算法实现的用VH则L语D言描如下述 Libra:r yeeei;Use iee .ste_lodgc_i161.4al; Uselie e.est_dlogc_uisnigen.dal; lUes ieee.tdslogic_ar_th.alli Ent;tiymu t_adl ids orP( ctk :l in sdtlog_i;ca 0a,1a,,a2 3 :ni st_dlgoc_veicort7(d wonot )0 b0;,b,1b,2b 3:in st_lodicg_vceort7(d wnoot 0); y : out tds_olig_vecctor(5 1owdtn o0)) e;d mnluaddt;

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HVL高级设D技术 ●计- 并 行法乘法的加HL描D述arcihtceure bethv oa fmlut_da dsibe ig pnocerss(lk) becgniif irisg_edgencl(k t)eh n<=((ya*00b+)(1ab*1+)a(*b2)2(+3a*3));b nd ie; fndep rcosse ;edn behva;

五第章

VHD

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