Cadence-SI-Simulation - 图文

Cadence仿真介绍

第一部分：仿真流程

第二部分：IBIS模型

IBIS模型和SPICE模型比较： SPICE模型：

（1）电压/电流/时间等关系从器件图形、材料特性得来，建立在低级数据的基础上 （2）每个buffer中的器件分别描述/仿真 （3）仿真速度很慢

（4）包含芯片制造工艺信息 IBIS模型：

（1）电压/电流/时间关系建立在IV/VT数据曲线上 （2）没有包括电路细节

（3）仿真速度快，是SPICE模型的25倍以上 （4）不包含芯片内部制造工艺信息

基于上述原因，对于在系统级的设计，我们更倾向于使用IBIS模型。目前IBIS主要使用的有V1.1，V2.1，V3.2及V4.0等版本。模型结构如下图：

C_pkg，R_pkg，L_pkg为封装参数；C_comp为晶片pad电容；Power_Clamp，GND_Clamp为ESD结构的V/I曲线。

输出模型比输入模型多一个pull-up，pull-down的V/T曲线。

Cadence的model integrity工具负责对IBIS模型进行语法检查、编辑以及进行DML格式转换。Cadence仿真不直接使用IBIS模型，而必须先把IBIS转换成DML。

<实例操作演示>

第三部分：电路板设置

电路板设置包括：（1）叠层设置；（2）DC电压设置；（3）器件设置；（4）模型分配； 上述步骤可以通过setup advisor向导设置。 1，叠层设置

2，DC电压设置

3，器件设置

4，模型分配

电阻、电容、电感等无源器件的模型可以通过建立ESPICE模型来获得。

<实例操作演示>

第四部分：设置仿真参数

模型分配完成后，就可以进行仿真了。在进行仿真之前，需要对仿真的参数进行设置。

Pulse cycle count：通过指定系统传输的脉冲数目来确定仿真的持续时间。 Pulse Clock Frequency：确定仿真中用来激励驱动器的脉冲电压源的频率。 Pulse Duty cycle：脉冲占空比。 Pulse/Step offset：脉冲偏移量，用来控制主网络驱动器与相邻网络驱动器之间的激励时间差。

如果该值为正，则相邻网络驱动器在主网络驱动器之后产生激励。

Fixed Duration：指定仿真的持续时间长度。如果该值未确定，则仿真器动态的为每一次仿真选择时长。当该值确定时，仿真运行的时间就为该项中所确定的固定时间长度。此项值的大小与波形文件的大小成正比。

Waveform Resolution(Time)：波形分辨率，决定仿真过程中产生波形的采样数据点的多少。

Default IOCell Models

缺省 IO 单元模型。使用该项用来决定仿真时，如果遇到未赋模型的器件时是否使用缺省的 IO单元模型。如果将 Use Defaults For Missing Component Models的复选框选中，表示将使用缺省的 IO 单元模型。 Buffer Delay Selection

缓冲器延时选择。缓冲器延时有两种选择：On-the-fly和 From library。

On-the-fly是根据测试负载的参数计算出 Buffer Delay曲线，From library是从库中获取。在实际应用时，我们均是通过器件的 DATASHEET查出测试条件由软件自动计算出 Buffer Delay曲线，因此该项通常设为 On-the-fly。

Unrouted Interconnect Models组合框（对于 PCB板中未连线的信号，采用以下参数） ： Percent Manhattan： 设定未连接的传输线的曼哈顿距离的百分比，缺省为 100%。 Default Impedance： 设定传输线特性阻抗，默认为 65ohm。

Default Prop Velocity：默认传输速度，默认值为 1.4142e+008M/s，此时对应εr=4.5，1ns延时对应传输线长度为 5600mil。

信号在电路板上的传输速度的计算公式为： Velocity=

3?108m/s?r

传输延时公式为：PropDelay= length/velocity

Routed Interconnect Models 组合框（对于 PCB板中已连线信号，采用以下参数） ： Cutoff Frequency：表明互连线寄生参数提取所适应的频率范围，缺省为 0GHz。在对 IBIS 的 PACKEG等寄生参数进行 RLGC矩阵提取时，为了不考虑频率的影响将截止频率设为

0，此时的矩阵不依赖于频率，并且提取速度较快，但精度稍差。当设置了截止频率后，RLGC 矩阵将是综合矩阵，它将基于频率的参数影响，考虑了频率参数影响的 RLGC矩阵具有较高的精度，但提取速度较慢。如果对该值设置，一般建议设置该值不要超过时钟频率的三倍。 Shap Mesh Size：表明将线看成铜皮的边界尺寸范围，即标明作为场分析的最大铜箔尺寸。如果线宽大于这个尺寸值，则使用封闭形式公式进行模型提取，缺省为 50mil。 Via Modeling：表明所采用的过孔模型。 Fast Closed Form： 场模拟程序实时产生一个过孔子电路而并没有建立一个近似的RC电路， 这样节省了仿真时间，但没有使用模型那么准确。 Ignore Via：忽略过孔的影响。

Detailed Closed Form：在互连模型库中寻找相近似的过孔模型，如果没有合适的模型，则 由场模拟程序产生一个由近似 RC矩阵组成的过孔模型并存储在模型库中。

Diffpair Coupling Window：差分对耦合窗口，表明用来定位差分对相邻网络的基于最小耦合长度的研究窗口的尺寸，缺省值为 100 mils。 Topology Extraction

Differential Extraction Mode：当选中时，规定差分网络只能被当作一对线提取。当不选时， 差分网络能单独地提取。

Diffpair Topology Simplification ：差分拓朴的简化模式，规定首先用提取拓朴的所有耦合路径的最小距离计算，然后不平衡的最大长度为这个最小距离的几倍（默认为 8） Crosstalk 对于串扰分析，需要确定以下信息：

Geometry Window：用来说明在仿真时距离主网络的互连线边缘多少范围内（横向和纵向 均考虑）的网络需要作为干扰源来考虑。如图所示。

Min Coupled Length：最小耦合长度。用来说明在 Geometry Windows范围内，两根相邻线 至少需要有多长的平行走线距离才考虑它们之间的串扰。

Min Neighbor Capacitance：最小耦合电容。确定在 Geometry Windows范围内，线与线之间 的最小电容耦合程度，在这个最小电容耦合度上进行串扰分析。 SSN

Plane Modelling：此项用在对地平面进行分析时，选择该项，仿真器就将实平面当成分布电路来考虑。

<实例操作演示>

第五部分：拓扑提取

Cadence可以从PCB图中提取需要仿真的网络的拓扑。提取拓扑的方法有很多种，其中一种方法就是先进入约束管理器，然后在约束管理器中选择网络，点右键选择SigXplorer进行提取。

进入约束管理器：

然后进入SigXplorer拓扑编辑及仿真环境：

<实例操作演示>

第六部分：执行仿真

在SigXplorer环境下主要可执行3类仿真：EMI，Refletion以及Crosstalk 以Reflection仿真为例介绍仿真过程：

在SigXplorer窗口下部的Measurements标签下选择Reflection项，下面主要内容包括buffer -delay，first-incident，glitch，monotonic，noise-margin，overshoot，propagation-delay，settle-delay，switch-delay。

下面的图显示了各测试项目的具体含义：

First Incident Rule

Veri?es that the receiver pin transition occurs approximately in sync with the propagation delay plus the actual rise/fall time observed at the driver. Typically, if the transition does not occur on this ?rst transmission of the edge, it occurs much later with re?ections

matching some odd multiple of the propagation delay (for example, 3x, 5x, and so on, the length delay). The failure is ?agged if the time is greater than 1.5 times the expected time of propagation plus the rise or fall time.

接下来，需要设置driver的激励，如下图：

设置完成后，就可以进行仿真了。点击signal simulate按钮执行仿真，然后会弹出仿真波形窗口。

同时在SigXplorer窗口的下部的Results标签也会以表格的形式显示仿真的结果。

<实例操作演示>

第七部分：设置约束条件并添加到PCB

在 SigXplorer打开相应的拓朴结构，然后执行 Set -> Constraints?启动 Set Topology Constrains 界面

Switch-Settle标签

Driver：从左边的 Pins列表框中选取。 Receiver：从左边的 Pins列表框中选取。

Min First Switch Delays：Rise/Fall：该两项值填写一样，为时序计算得到的Tfight_time_min值。

Max Final Settle Delays：Rise/Fall：该两项值填写一样，为时序计算得到的Tfight_time_max值。

Add：为添加规则。 Modify：为修改规则。 Delete：为删除规则。

Prop-Delay标签

From：约束传输线的起点节点名。 To：约束传输线的终止节点名。

Rule Type：规则类型，分为 Delay（延时） 、Length（长度）和%Manhattan（曼哈顿）长度百分比。可以选 Delay，约束延时时间；如果要约束线长，则选 Length。 Min Delay：最小延时量。 Max Delay：最大延时量。

Rel-Prop-Delay标签

对于一些有相对延时要求的网络，可以在该处设置相对延时值。

Rule Name：相对延时网络的规则名，具有相同规则命名的网络为同一组相对延时网络。 From：约束传输线的起点节点名。 To：约束传输线的终点节点名。

Scope：约束规则的适用范围。分为：Local 和 Global。Local为一个网络内部匹配，Global 为具有相同规则名的不同网络之间的匹配。 Delta Type：Delta值的类型。 Delta：相对约束值。 Tol Type：误差类型。

Tolerance：误差值。也就是允许相对约束值在多大范围内变动。 这部分需要事先在约束管理器里设好匹配群组。

Wiring标签

Topology组合框

Mapping Mode：指拓扑结构与 PCB中的网络结构之间的匹配方式。通常设为 Pinuse and Refdes。 Schedule：拓扑结构类型，可根据具体的要求进行设定，如果没有特殊要求可使用 Template。 Verify Schedule：选择 Yes。 Physical组合框

Stub Length：Stub 长度。Stub 线俗称“线头” ，比如菊花链形式的连线中进入管脚的分支线长度。一般可设一个小值。

Max Via Count：网络中的最大过孔数。 Total Etch Length：网络的总线长。 EMI组合框一般不设置。

Impedance标签页设置走线阻抗。

设置完成后，保存拓扑文件。

然后在约束管理器中导入拓扑约束：

（1）选择菜单 File＝》Import＝》Electrical Csets，在路径当中找到并选择加上约束的拓朴文件。

（2）选择左边的列表的 Electrical Constraint Sets＝》All Constraints，点击拓朴名前面的“＋”号，可以看到延迟的管脚对。

（3）选择左边的列表的 Net＝》Routing＝》Min/Max Propagation Delays

（4）用鼠标在网络列表里框选住适用此约束的网络， 或者按住键盘的 Ctrl 键然后再用鼠标逐一点取上述的网络，右键选择菜单 Create＝》Bus，输入 bus 名，这时选中的网络已经被移到网络列表的上边了，并且是总线的形式。 （5）点击该总线，再点击 Reference Electrical Csets列，出现的 Electrical Csets Reference 窗口，选择要加的约束名，如下图所示：

（6） 点击 OK 按钮关闭 Electrical Csets Reference 窗口

（7）点击 Colse 按钮关闭 Electrical Cset Apply Information 窗口

（8）点击总线前面的“＋”号，可以看到 Propagation Delays 的约束已经加上了

<实例操作演示>

如果这时候有约束违背，则在约束管理器里会用红色标出，在PCB图上也会有DRC标志。调整PCB布线，直到满足约束条件，DRC标志消失。

PCB布线完成后，还可以继续提取网络拓扑做仿真分析，过程与前述类似。

本文来源：https://www.bwwdw.com/article/z94o.html