5_2GHzCMOS功率放大器设计

ComputerEngineeringandApplications计算机工程与应用2011，47（35）81

5.2GHzCMOS功率放大器设计

刘高辉，马晓波

LIUGaohui，MAXiaobo

西安理工大学自动化与信息工程学院，西安710048

SchoolofAutomation&InformationEngineering，Xi’anUniversityofTechnology，Xi’an710048，China

LIUGaohui，puterEngineer-ingandApplications，2011，47（35）：81-83.

Abstract：WLANpoweramplifieroftwo-stagedifferentialstructureisdesignedfor5.2GHz，whichadoptsTSMC0.18μmCMOStechnology.Inordertoimproveitslinearityandpoweraddedefficiency，inductorsareintroducedbetweeneachdiffer-entialamplifierstageCascodecircuit，andsomeseries-parallelMOStransistorsareintroducedateverylevelwithintheCas-codeamplifiers.ByusingADS2009andCadencesoftware，thelayoutofthepoweramplifiercircuitsaredrawnthathavebeencompletingdesignandsimulation.Thesimulationshowsthatunderthe1.8Vworkingvoltage，theoutputpoweris19.6dBm，thepowergainis28.2dB，thePAEis18.1%inthe1dBcompressionpoint.ItcanbeadoptedinthewirelessLAN802.11astandardsystems.

Keywords：CMOS；WirelessLocalAreaNetworks（WLAN）；poweramplifier；layout摘

要：采用TSMC0.18μmCMOS工艺设计了一个5.2GHzWLAN（无线局域网）的功率放大器，该放大器采用两级差分结

构。为了提高其线性度和功率附加效率，在每个差分放大级共源共栅电路之间引入电感，以及在每一级共源共栅放大器内部引入了多个MOS管的串并联。在ADS2009软件平台下对该功率放大器进行仿真，并应用Cadence软件进行功率放大器电路的版图设计。仿真结果表明，在1.8V工作电压下，1dB压缩点输出功率为19.6dBm，增益为28.2dB，功率附加效率为18.1%，符合无线局域网802.11a标准系统的要求。

关键词：CMOS；无线局域网；功率放大器；版图DOI：10.3778/j.issn.1002-8331.2011.35.023

文章编号：1002-8331（2011）35-0081-03

文献标识码：A

中图分类号：TN773；TN432

1引言

随着现代社会信息化程度的越来越高，人们对大容量、高速率的多媒体数据传播业务的需要越来越迫切，结合了无线通信技术和计算机网络技术工作在ISM频段的无线局域网已成为通信领域的热点研究课题之一。由于无线局域网系统的进一步发展，人们对收、发射频前端提出了低功耗、低成本和高容量的要求。而功率放大器是射频系统模块中的关键组件，它的输出功率决定了通信距离的长短，它的使用效率决定

[1]

了电池的消耗与使用时间，所以提高功率放大器的输出效率是非常重要的。目前无线局域网射频前端芯片，特别是功率放大芯片主要采用集成度较低的射频芯片构成，不能满足这些要求。随着CMOS工艺尺寸的不断缩小，在深亚微米CMOS工艺下实现射频集成电路已经成为可能。本文正是以功率放大器为研究对象，根据无线局域网802.11a系统的标准，应用Agilent公司的ADS2009电路仿真软件，进行功率放大器的设计与模拟。采用TSMC0.18μmCMOS工艺库文件，工作在5.2GHz频率无线局域网功率放大器，针对在现有电路结构的基础上进行了改进，使其电路的线性度和输出效率得到了一定的提高，最后应用Cadence软件进行功率放大器

电路的版图设计。

25.2GHz射频功率放大器的设计

2.1功率放大器的电路结构

一个典型的功率放大器一般包括输入匹配网络、晶体管放大电路、阻抗变换网络、直流偏置和输出匹配网络[2]，如图1所示。

图1功率放大器结构框图

在本文设计中，鉴于要得到较高的线性度和功率附加效率，采用TSMC0.18μmCMOS工艺，电路结构采用两级差分结构，工作电压在1.8V。

2.2

2.2.1

两级级联差分放大电路的结构改进和设计

第一级差分共源共栅结构

现有的5.2GHz功率放大器第一级采用差分共源共栅结

构，如图2（a）所示，此电路可以提供适当的电压增益，但是该级放大器在线性度和输出效率方面存在不足，所以要对其进

作者简介：刘高辉（1968—），男，博士，副教授，硕士生导师，主要研究方向为数字移动通信和集成电路设计；马晓波（1986—），男，硕士研究生。

E-mail：liugh68@

收稿日期：2011-07-01；修回日期：2011-08-15；CNKI出版：2011-10-24；/kcms/detail/11.2127.TP.20111024.1008.003.html

822011，47（35）ComputerEngineeringandApplications计算机工程与应用

图4（a）和图4（b）分别为共源共栅放大器的电路图和等效电路图[3]，Q1和Q2组成共源共栅电路，等效电路中的r1为负载。如果忽略衬底偏置效应，则由图4（b）可知：

ìir1+irds2-gq2vgs2rds2+irds1-gq1vgs1rds1=0ï

ïvgs1=vií

ïvgs2=gq1vgs1rds1-irds1ïv=-ir

1î0

Vdd

r1

-rds2

v0

r1i

gq2vgs2rds2

行改进。本文设计的5.2GHz功率放大器的电路结构如图2（b）所示。考虑到MOS管的源极中存在寄生电容，因此在共源共栅级之间增加了一个电感L3，此电感与源级寄生电容之间可以进行能量交换，则能提高效率；同时在电路最下端增加了一个MOS管Q5，Q5在电路中能起到隔离噪声和抑制共模扰动影响，所以对改善输出信号的线性度有一定的作用。

Vdd

L1

L2

L1Voutp

Voutp

Vbp

Q1

Voutn

Q2

Vbp

Vbn

Q3

Q5

Q1

L3

Q4

Vinn

Voutn

Q2

Vbn

Vdd

L2

（1）

+

rds1

-

VB

Q1

Vinp

Vinp

Q3

Q4

Vinn

Q2

Vi

GND

v0

gq1vgs1rds1

+

Vbias

GND

（a）电路图

GND

图4

（b）等效电路

共源共栅放大器

（a）现有的电路结构

图2

（b）改进后的电路结构

第一级差分电路

2.2.2第二级差分共源共栅结构

现有的第二级差分电路如图3（a）所示，该级电路在输出

解式（1）方程组可得共源共栅放大器的电压增益：

gq1r1rds1(1+gq2rds2)v

A0=0=-i1ds1q2ds2ds2

所以式（2）化简为：

A0»-gq1r1

（2）

效率和增益方面存在不足，所以对电路进行了如图3（b）所示改进。主要是从以下两个方面对现有电路结构进行改进的：一是在共源共栅级之间也增加了一个电感L6，电感的作用是抵消源级寄生电容的影响，提高电路的输出效率；二是在差分共源共栅放大MOS管同时并联了四个MOS管，它们在一定程度上可以提高电压增益，还能改善输出信号的线性度。通过并联MOS管提高电路电压增益的原理如下。

Vdd

L5

Voutp

Q12

Q13

Q5

Q6

L4Voutn

通常Q2的跨导较高，常满足gq2rds2>>1，gq2rds1rds2>>r1，

（3）

由式（3）可知，要使电压增益变大，可以从跨导gq1和负载电阻r1考虑。但是在电路中不易增大负载电阻r1，因为增大负载电阻r1要消耗功率，致使效率降低。所以只能增大跨导gq1。由MOS管跨导与宽长比关系：gq1µ(W)1可知，跨导与

MOS管的宽长比成正比，所以可以通过增加MOS管的宽度来提高MOS管跨导。

根据上面叙述可知，在现有电路结构的基础上并联了MOS管Q7、Q10、Q11、Q14，则等效于增大了电路MOS管的宽长比，所以电路电压增益变大。

2.3

Q15

Q16

Vbp2

GND

Vbn2

GND

Q8

Q9

输入/输出匹配网络设计

在设计中为了减小输入、输出端口的损耗，使输出端能够

达到所要的输出功率和抑制噪声的目的，二端口网络的输入阻抗Zin要与源阻抗（50Ω）匹配[4]，输出阻抗Zout要与负载阻抗相匹配。图5和图6分别给出了输入、输出匹配网络的电路结构。输入匹配网络如图5所示，为L1、C1组成的L形无源网络，其中L1为片外电感，C1为芯片的焊盘寄生电容、连线寄生电容以及MIM电容之和，C2为隔直流电容。输出匹配网络如

Voutn

（a）现有的电路结构

Vdd

L5

Voutp

Q11

Q12

Q13

Q5

Q6

Vdd

L4

图6所示，由L1、C1和C2组成，其中L1、C1和C2的值可通过Smith原图得到。

C2

C2

L1

C1GND

GNDGNDC1

L1

R

Q7

L6

Q14

Q15

Q16

Vbp2

GND

Vbn2

GND

Q8

Q9

Q10

Rs

GND

图5

（b）改进后的电路结构图3

第二级差分电路

输入匹配网络图6输出匹配网络

3功率放大器的整体电路结构

本文采用台积电TSMC0.18μmCMOS工艺，设计的功率

Vdd

Vdd

L4

Voutn

Q11

Q12

Q13

C2

Q1

Q14

Q15

Q16

R2

GND

GND

GND

Vbias

Q3R3

VinnVbias

Vinp

L5

Q4R4VbiasQ0

Vbias

R1Vbias

GND

GND

Q2

Q8

Q9

Q10

Vdd

Vdd

VddVdd

Vdd

Vdd

L3

Voutp

C1

Q5

Q6

Q7

L6

L1L2

GND

GND

图7

功率放大器电路结构

放大器整体电路结构如图7所示。功率放大器为差分两级放大形式，分别为驱动级和输出级。驱动级采用差分的共源共栅（Cascode）结构，可以提供适当的电压增益；输出级也是差分的共源共栅结构，在提供一定电压增益的同时，还能提高输出功率[5]。这种结构可以提高功放输出电压的摆幅，从而降低对晶体管最大电流能力的要求，进而提高功放的效率。两级之间采用的耦合电容C1和C2，在提高隔离度的同时，也起到级间阻抗匹配的作用。电感L1、L2、L3、L4用作负载，电感L5和L6用来抵消源极寄生电容对功放效率的影响，其中L1、L2和L5、L6采用工艺库里的片上螺旋电感来实现，而L3和L4采用高Q值的键合线电感实现，这样可以有效提高功放的增益。单路输入信号经输入匹配网络由巴伦转换成两路信号Vinp和Vinn，放大后的两路信号Voutp和Voutn经输出匹配网络由巴伦转换成一路信号送至天线。

号S参数分析中得到的数值S11和S21，在所要求的频段中，输入匹配基本达到要求，输出的峰值也在所需的频段中。

图9为输出功率特性和增益随输入功率变化的关系曲线，在中心频率5.2GHz下，从图中可以看出输入1dB压缩点的输入功率为－7dBm，其对应输出1dB压缩点输出功率为19.6dBm，功率增益为28.2dB。与改进前的电路相比，线性度和输出功率都有了一定的提高。

3020Pout/dB

m

30Gain/dB

10

252015

10

－40－30－20－10

Pin/dBm

10

100－10

－20

－40－30－20－10

Pin/dBm

图9

功率输出与增益

图10为功率附加效率随输入功率变化的关系曲线，在1dB压缩点的功率附加效率为18.1%。与改进前的电路相比，效率提高了两个百分点。由于采用的是A类放大器，所以效率比较低。

50PAE（/%）40302010

－40－30－20－10

Pin/dBm

10

4仿真结果

采用Agilent公司的ADS2009软件对电路进行了模拟和优化。电路仿真参数如下：信号源和负载阻抗均为50Ω，电源电压为1.8V，输入信号从－40dBm开始扫描，在中心频率5.2GHz进行仿真。主要包括S参数仿真、1dB压缩点和功率附加效率，其仿真结果如表1所示。图8为S参数仿真结果，是在大信

表1

参数S11/dBS21/dBPin1-dB/dBmPout1-dB/dBmPAE/（%）

0－10S11/d

B

仿真结果表

仿真结果－48.928.9－7.019.618.13025S12/dB

图10输出效率

5版图设计

版图设计采用Cadence公司的Virtuso工具，采用TSMC

0.18μmCMOS工艺。其中放大电路中的MOS管采用射频模型。由于PA电路采用差分结构，因此版图设计时采用了完全对称结构。其中输入和输出分别布置在芯片两端，这样可以减小输出到输入的电磁干扰，为了减少信号的反射，偏置电压和输出网络从外部接入，具体版图如图11所示。本版图设计中主要考虑了以下2个问题：（1）一个MOS管多采用几个并联的方式进行连接，可以减小寄生电容和寄生电阻的影响。

－20－30－40－50

4

6

81012频率/GHz

14

16

20151054

6

81012频率/GHz

14

16

（2）设置了多个焊盘，这样是为了以后测试方便[6]。

（下转87页）

图8S参数仿真结果

关的SRAM的比例。如表2中的测试例子alu，在VPR算法下测试结果为144/6790，即10000次错误注入实验中，有6790次注入到了布线开关对应的SRAM单元，并且此6790次错误注入导致电路功能错误144次。

表1VPR与ASEU算法测试结果对比

电路add8mpcbus5x2resource2aluvoter7平均值

VPR47/690394/643322/620744/6855144/6790160/5679

ASEU36/644872/626115/641535/677397/6989141/5650

改进效果（/%）17.999321.300034.028919.491517.335011.422720.2629

目都降低。下板测试结果表明，与VPR相比，该布线算法可以提升大约20%的芯片容错性能。

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表2VPR与ASEU算法所用布线资源情况对比

电路add8mpcbus5x2resource2aluvoter7

互连线段总数VPR821524513834234

ASEU781484513533934

可编程开关总数VPR1382938826862280

ASEU1382898827362181

表2为电路设计用到的可编程开关以及互连线段总数的比较。数据表明，ASEU算法在改善芯片抗辐射性能的同时，并没有增加额外的硬件资源。

5结论

提出了一种基于VPR的抗辐射布线算法，该算法在VPR布通率驱动布线算法基础上考虑SEU造成的影响，致力于减少布线桥接比特数目，使两类相关比特尤其是桥接比特的数

（上接83页）

换，从而提高功放的效率；同时在每一级差分电路中加入了多

个MOS管，它可以很好地抑制噪声的影响，提高放大器的电压增益，并对电路的输出功率和线性度进行了改善。该功率放大器工作在1.8V电源电压下，其性能仿真指标表明最大输出功率为19.6dBm，对应的PAE为18.1%，功率增益为28.2dB，满足无线局域网802.11a的系统应用要求。

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图11

二级功放的版图结构

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6结论

采用TSMC0.18μmCMOS工艺对工作于5.2GHzWLAN

的现有功率放大器电路进行了改进。在每一级差分电路中增加了一个共源共栅电感，它可以与源级寄生电容进行能量交

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