数字集成电路实验报告—曹鹏益
更新时间:2024-05-19 08:23:01 阅读量: 综合文库 文档下载
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大连理工大学
本科实验报告
课程名称:CMOS数字集成电路设计实验 学院(系):电子科学与技术 专业:集成电路与集成系统 班级: 1201 学号: 201281141 学生姓名:曹
2015年5月9日
四位全加器电路及版图的设计与验证
一、 实验要求
1、单元电路实现,两种实现方式都可以,一:2输入门;二:复杂CMOS门。 2、由单元电路连接成4位加法器。 3、Chartered 0.35工艺。
4、通过波形仿真、DRC、LVS。
二、 实验内容与原理
该逻辑可以有两种方法实现: 1、2输入门
2、复杂CMOS门 综合考虑速度,电路的面积等因素,我最终选用传输管逻辑组成的异或门实现四位全加器。因为传输管逻辑较快,而且用的晶体管数量少,版图面积小。 一位加法器的电路图如下:
一位加法器的电路图
由单元电路连接成4位加法器
三、 实验步骤
首先熟悉cadence软件的使用,练习反相器的原理图和版图绘制,并仿真,运行DRC LVS 规则检查。 1、inv电路图如下:
2、INV波形仿真波形及延时:
反相器延时13.14-12.7=0.44ns
3、INV版图设计(已通过lvs和drc)
4、一位加法器电路图如下:
5、一位加法器仿真波形及延时如下:
根据仿真波形测得,最长延时为:1.089ns-1.049ns=0.050ns
所以最长路径延时为0.050ns
6、一位全加器连成四位全加器的仿真波形及延时
延时1.192-1.049=0.143ns
7、一位加法器版图如下(已通过DRC、LVS):
面积 22*12=264
8、四位加法器电路图如下
9、四位加法器版图如下:
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