武科大EDA试卷及答案

武科大EDA系统设计试卷及答案

一、单项选择题：（20分）

1．IP核在EDA技术和开发中具有十分重要的地位；提供用VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路的IP核为_____ D _____。 A .瘦IP B.固IP C.胖IP D.都不是

2．综合是EDA设计流程的关键步骤，在下面对综合的描述中，____ D _____是错误的。

A.综合就是把抽象设计层次中的一种表示转化成另一种表示的过程； B.综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD的基本结构相映射的网表文件；

C.为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束； D.综合可理解为一种映射过程，并且这种映射关系是唯一的，即综合结果是唯一的。

3．大规模可编程器件主要有FPGA、CPLD两类，下列对FPGA结构与工作原理的描述中，正确的是__C__。

A. FPGA全称为复杂可编程逻辑器件；

B. FPGA是基于乘积项结构的可编程逻辑器件；

C.基于SRAM的FPGA器件，在每次上电后必须进行一次配置； D.在Altera公司生产的器件中，MAX7000系列属FPGA结构。 4．进程中的信号赋值语句，其信号更新是___C____。 A.按顺序完成； B.比变量更快完成； C.在进程的最后完成； D.都不对。

5． VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述_____ B ______。 A.器件外部特性； B.器件的内部功能； C.器件的综合约束；

D.器件外部特性与内部功能。

6．不完整的IF语句，其综合结果可实现____ A ____。

A. 时序逻辑电路 B. 组合逻辑电路 C. 双向电路 D. 三态控制电路 7．子系统设计优化，主要考虑提高资源利用率减少功耗（即面积优化），以及提高运行速度（即速度优化）；指出下列哪些方法是面积优化_____ B ____。 ①流水线设计 ②资源共享 ③逻辑优化④串行化 ⑤寄存器配平⑥关键路径法 A. ①③⑤ B. ②③④ C. ②⑤⑥ D. ①④⑥ 8．下列标识符中，_____ B _____是不合法的标识符。

A. State0 B. 9moon C. Not_Ack_0 D. signall 9．关于VHDL中的数字，请找出以下数字中最大的一个：____ A ______。 A. 2#1111_1110# B. 8#276# C. 10#170# D. 16#E#E1

10．下列EDA软件中，哪一个不具有逻辑综合功能：____ B ____。 A. Max+Plus II B. ModelSim C. Quartus II D. Synplify

二、EDA名词解释，写出下列缩写的中文（或者英文）含义：（14分） 1. LPM 参数可定制宏模块库 2. RTL 寄存器传输级

3. UART 串口（通用异步收发器） 4. ISP 在系统编程

5. IEEE 电子电气工程师协会 6. ASIC 专用集成电路 7. LAB 逻辑阵列块 三、VHDL程序填空：（10分）

LIBRARY IEEE; -- 8位分频器程序设计

USE IEEE.STD_LOGIC_1164.ALL;

USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY PULSE IS

PORT ( CLK: IN STD_LOGIC;

D : IN STD_LOGIC_VECTOR (7 DOWNTO 0); FOUT: OUT STD_LOGIC ); END;

ARCHITECTURE one OF PULSE IS SIGNAL FULL : STD_LOGIC; BEGIN

P_REG: PROCESS(CLK)

VARIABLE CNT8 : STD_LOGIC_VECTOR(7 DOWNTO 0); BEGIN

IF CLK’EVENT AND CLK = ‘1’ THEN IF CNT8 = \ CNT8 := D; --当CNT8计数计满时，输入数据D被同步预置给计数器CNT8 FULL <= '1'; --同时使溢出标志信号FULL输出为高电平 ELSE CNT8 := CNT8 + 1; --否则继续作加1计数

FULL <= '0'; --且输出溢出标志信号FULL为低电平 END IF; END IF;

END PROCESS P_REG; P_DIV: PROCESS(FULL)

VARIABLE CNT2 : STD_LOGIC; BEGIN

IF FULL'EVENT AND FULL = '1' THEN

CNT2 <= NOT CNT2; --如果溢出标志信号FULL为高电平，D触发器输出取反 IF CNT2 = '1' THEN FOUT <= '1'; ELSE FOUT <= '0'; END IF; END IF;

END PROCESS P_DIV; END;

四、VHDL程序改错：（10分） 01 LIBRARY IEEE ;

02 USE IEEE.STD_LOGIC_1164.ALL ; 03 USE IEEE.STD_LOGIC_UNSIGNED.ALL; 04 ENTITY LED7CNT IS

05 PORT ( CLR : IN STD_LOGIC; 06 CLK : IN STD_LOGIC;

07 LED7S : OUT STD_LOGIC_VECTOR(6 DOWNTO 0) ) ; 08 END LED7CNT;

09 ARCHITECTURE one OF LED7CNT IS

10 SIGNAL TMP : STD_LOGIC_VECTOR(3 DOWNTO 0); 11 BEGIN

12 CNT:PROCESS(CLR,CLK) 13 BEGIN

14 IF CLR = '1' THEN 15 TMP <= 0;

16 ELSE IF CLK'EVENT AND CLK = '1' THEN 17 TMP <= TMP + 1; 18 END IF; 19 END PROCESS;

20 OUTLED:PROCESS(TMP) 21 BEGIN

22 CASE TMP IS

23 WHEN \24 WHEN \25 WHEN \26 WHEN \27 WHEN \28 WHEN \29 WHEN \30 WHEN \31 WHEN \32 WHEN \33 WHEN OTHERS => LED7S <= (OTHERS => '0'); 34 END CASE; 35 END PROCESS; 36 END one;

在程序中存在两处错误，试指出，并说明理由：

提示：在MAX+PlusII 10.2上编译时报出的第一条错误为： Error:Line 15: File ***/led7cnt.vhd: Type error: type in waveform element must be “std_logic_vector”

第 15 行， 错误：整数0不能直接赋值给TMP矢量 改正：TMP <= (OTHERS => ‘0’);

第 16 行， 错误：ELSE IF 缺少一条对应的END IF语句 改正：将ELSE IF 改为关键字ELSIF 第2页 共5页 五、VHDL程序设计：（16分）

设计一数据选择器MUX,其系统模块图和功能表如下图所示。试采用下面三种方式中的两种来描述该数据选择器MUX的结构体。

(a) 用if语句。 (b) 用case 语句。 (c) 用when else 语句。 Library ieee;

Use ieee.std_logic_1164.all;

Entity mymux is

Port ( sel : in std_logic_vector(1 downto 0); -- 选择信号输入 Ain, Bin : in std_logic_vector(1 downto 0); -- 数据输入 Cout : out std_logic_vector(1 downto 0) ); End mymux;

Architecture one of mymux is Begin

Process (sel, ain, bin) Begin

If sel = “00” then cout <= ain and bin; Elsif sel = “01” then cout <= ain xor bin; Elsif sel = “10” then cout <= not ain; Else cout <= not bin; End if; End process; End one;

Architecture two of mymux is Begin

Process (sel, ain, bin) Begin

Case sel is

when “00” => cout <= ain and bin; when “01” => cout <= ain xor bin; when “10” => cout <= not ain; when others => cout <= not bin; End case; End process; End two;

Architecture three of mymux is Begin

Cout <= ain and bin when sel = “00” else

Ain xor bin when sel = “01” else

Not ain when sel = “10” else not bin; End three;

六、根据原理图写出相应的VHDL程序：（10分） Library ieee;

Use ieee.std_logic_1164.all; Entity mycir is

Port ( A, B, clk : in std_logic; 题号 得分 评卷人 一 二 三 四 五 六 总 分 Qout : out std_logic); End mycir;

Architecture behave of mycir is Signal ta, tb, tc; Begin

tc <= ta nand tb; Process (clk) Begin

If clk’event and clk = ‘1’ then Ta <= A; Tb <= B; End if; End process;

Process (clk, tc) Begin

If clk = ‘1’ then Qout <= c; End if; End process; End behave;

赣南师范学院

2009–2010学年第二学期期末考试试卷（ A卷）

开课学院 物理与电子信息学院 课程名称：EDA 技术基础考试形式：闭卷 所需时间 120 分

注意事项：1、教师出题时请勿超出边界虚线；

2、学生答题前将密封线外的内容填写清楚，答题不得超出密封线；． 3、答题请用蓝、黑钢笔或圆珠笔。

一、单项选择题（30分，每题2分）

1．以下关于适配描述错误的是 B

A．适配器的功能是将综合器产生的网表文件配置于指定的目标器件中，使之产生最终的下载文件

B．适配所选定的目标器件可以不属于原综合器指定的目标器件系列 C．适配完成后可以利用适配所产生的仿真文件作精确的时序仿真

D．通常，EDAL软件中的综合器可由专业的第三方EDA公司提供，而适配器则需由FPGA/CPLD供应商提供

2．VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述 D 。

A．器件外部特性 B．器件的综合约束

C．器件外部特性与内部功能 D．器件的内部功能

3．下列标识符中， B 是不合法的标识符。 A．State0 B．9moon C．Not_Ack_0 D．signall 4．以下工具中属于FPGA/CPLD集成化开发工具的是 D A．ModelSim B．Synplify Pro C．MATLAB D．QuartusII

5．进程中的变量赋值语句，其变量更新是 A 。 A．立即完成 B．按顺序完成 C．在进程的最后完成 D．都不对 6．以下关于CASE语句描述中错误的是 A

A．CASE语句执行中可以不必选中所列条件名的一条

B．除非所有条件句的选择值能完整覆盖CASE语句中表达式的取值，否则最末一个条件句的选择必须加上最后一句“WHEN OTHERS=><顺序语句>”

C．CASE语句中的选择值只能出现一次 D． WHEN条件句中的选择值或标识符所代表的值必须在表达式的取值范围 7．以下哪个程序包是数字系统设计中最重要最常用的程序包 B A．STD_LOGIC_ARITH

B．STD_LOGIC_1164

C．STD_LOGIC_UNSIGNED

D．STD_LOGIC_SIGNED 8．基于EDA软件的FPGA / CPLD设计流程为：原理图/HDL文本输入→ A →综合→适配→时序仿真→编程下载→硬件测试。

A．功能仿真 B．逻辑综合 C．配置 D．引脚锁定 9．不完整的IF语句，其综合结果可实现： D A．三态控制电路 B．条件相或的逻辑电路 C．双向控制电路 D．时序逻辑电路 10．下列语句中，属于并行语句的是 A

A．进程语句 B．IF语句 C．CASE语句 D．FOR语句 11．综合是EDA设计流程的关键步骤，综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；在下面对综合的描述中， C 是错误的。

A．综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD的基本结

构相映射的网表文件

B．综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系不是唯一的

C．综合是纯软件的转换过程，与器件硬件结构无关

D．为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束

12．CPLD的可编程是主要基于什么结构 D 。 A．查找表（LUT） B．ROM可编程 C．PAL可编程 D．与或阵列可编程 13．以下器件中属于Altera 公司生产的是 B A．ispLSI系列器件 B．MAX系列器件 C．XC9500系列器件 D．Virtex系列器件

14. 在VHDL语言中，下列对时钟边沿检测描述中，错误的是 D A．if clk'event and clk = '1' then B．if clk'stable and not clk = '1' then C．if rising_edge(clk) then

D．if not clk'stable and clk = '1' then

15．以下关于状态机的描述中正确的是 B

A．Moore型状态机其输出是当前状态和所有输入的函数

B．与Moore型状态机相比，Mealy型的输出变化要领先一个时钟周期 C．Mealy型状态机其输出是当前状态的函数 D．以上都不对

二、EDA名词解释，写出下列缩写的中文含义（10分，每题2分） 1．FPGA：现场可编程门阵列 2．HDL：硬件描述语言 3．LE：逻辑单元 4．FSM：有限状态机

5．SOPC：可编程片上系统（可编程单片电子系统）

三、程序填空题（20分，每空2分）

以下是一个模为60（0~59）的8421BCD码加法计数器VHDL描述，请补充完整 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY ta IS PORT ( CLK : IN STD_LOGIC ; SHI : OUT INTEGER RANGE 0 TO 9; GE : OUT INTEGER RANGE 0 TO 9) ; END ; AR PROCESS (CLK) CHITECTURE bhv OF ta IS SIGNAL SHI1,GE1 : INTEGER RANGE 0 TO 9; BEGIN BEGIN IF CLK'EVENT AND CLK='1' then IF GE1 = 9 THEN GE1 <= 0 ; IF SHI1=5 THEN SHI1<=0; ELSE SHI1<=SHI1+1; END IF; ELSE GE1 <= GE1+1; END IF; END IF; END PROCESS ; GE <= GE1; SHI <=SHI1; END bhv; 四、程序改错题（仔细阅读下列程序后回答问题，12分） 1 LIBRARY IEEE; 2 USE IEEE.STD_LOGIC_1164.ALL; 3 ENTITY ga IS 4 PORT ( CLK : IN STD_LOGIC ; 5 Q : OUT STD_LOGIC_VECTOR(3 DOWNTO 0)) ; 6 END CNT10; 7 ARCHITECTURE bhv OF ga IS 8 SIGNAL Q1 : STD_LOGIC_VECTOR(3 DOWNTO 0); 9 BEGIN 10 PROCESS (CLK) 11 BEGIN 12 IF RISING_EDGE(CLK) begin 13 IF Q1 < “1001” THEN 14 Q1 <= Q1 + 1 ; 15 ELSE 16 Q1 <= (OTHERS => '0'); 17 END IF; 18 END IF; 19 END PROCESS ; 20 Q <= Q1; 21 END bhv; 程序编译时，提示的错误为： Error: Line 12: File e:\\mywork\\test\\ga.vhd: VHDL syntax error: If statement must have THEN, but found BEGIN instead Error: Line 14: File e:\\mywork\\test\\ga.vhd:Subprogram error:can’t interpret subprogram call 请回答问题：在程序中存在两处错误，试指出并修改正确（如果是缺少语句请指出应该插入的行号） 答：（1）第12行有误，IF RISING_EDGE(CLK) begin 不应该是BEGIN 而应该是then

（2）第14行有误，Q1 <= Q1 + 1中加号两边数据类型不一致，应该在第2行与第3行间插入USE IEEE.STD_LOGIC_UNSIGNED.ALL;

五、程序设计题（28分） 1．试用VHDL描述一个外部特性如图所示的数据选择器，S为控制端口。（10分） 参考程序如下：

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL; ENTITY sjxz IS

PORT(a,b:IN STD_LOGIC; s:IN STD_LOGIC; q:OUT STD_LOGIC); END;

ARCHITECTURE bhv OF sjxz IS BEGIN

PROCESS(a,b,s) BEGIN

IF s='0' THEN q<=a; ELSE q<=b; END IF;

END PROCESS; END;

2.下图为某一状态机对应的状态图，试用VHDL语言描述这一状态机。（18分）

0S000001S110011001S311111S211000

参考程序如下： LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL; ENTITY FSM1 IS

PORT ( clk,reset,in1 : IN STD_LOGIC;

out1 : OUT STD_LOGIC_VECTOR(3 downto 0)); END ;

ARCHITECTURE bhv OF FSM1 IS

TYPE state_type IS (s0, s1, s2, s3); SIGNAL current_state,next_state: state_type:=S0; BEGIN

P1:PROCESS(clk,reset) BEGIN

IF reset = ‘1’ THEN current_state <= s0; ELSIF clk='1' AND clk'EVENT THEN

current_state <=next_state; END IF;

END PROCESS;

P2: PROCESS (current_state,in1) BEGIN

case current_state is

WHEN s0 => IF in1='1'THEN next_state<=s1; ELSE next_state<=s0; END IF;

WHEN s1 => IF in1='0'THEN next_state<=s2; ELSE next_state<=s1; END IF;

WHEN s2 => IF in1='1'THEN next_state<=s3; ELSE next_state<=s2; END IF;

WHEN s3 => IF in1='0'THEN next_state<=s0; ELSE next_state<=s3; END IF; end case; END PROCESS;

p3:PROCESS(current_state) BEGIN

case current_state is

WHEN s0 => out1<=\ WHEN s1 => out1<=\ WHEN s2 => out1<=\ WHEN s3 => out1<=\ end case; END PROCESS; end bhv;

EDA試卷答案 一、单项选择题

1、2. 基于EDA软件的FPGA/CPLD设计流程为：原理图/HDL文本输入→__A__→综合→适配→____B____→编程下载→硬件测试。P14 A. 功能仿真 B. 时序仿真 C. 逻辑综合 D. 配置

3. IP核在EDA技术和开发中具有十分重要的地位；提供用VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路的IP核为__A___。P25

A. 软IP B. 固IP C. 硬IP D. 全对

4. 综合是EDA设计流程的关键步骤，在下面对综合的描述中，_____D____是错误的。P15 A. 综合就是把抽象设计层次中的一种表示转化成另一种表示的过程。 B. 综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD的基本结构相映射的网表文件。

C. 为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束。

D. 综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系是唯一的（即综合结果是唯一的）。 5. 大规模可编程器件主要有FPGA、CPLD两类，其中CPLD通过___A__实现其逻辑功能。P42

A. 可编程乘积项逻辑 B. 查找表（LUT） C. 输入缓冲 D. 输出缓冲 6. VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述_____B___。P274 A. 器件外部特性 B. 器件的内部功能 C. 器件外部特性与内部功能 D. 器件的综合约束

7. 电子系统设计优化，主要考虑提高资源利用率减少功耗（即面积优化），以及提高运行速度（即速度优化）；下列方法中___A___不属于面积优化。P238 A. 流水线设计 B. 资源共享 C. 逻辑优化 D. 串行化

8. 进程中的信号赋值语句，其信号更新是___B____。P134 A. 立即完成 B. 在进程的最后完成 C. 按顺序完成 D. 都不对

9. 不完整的IF语句，其综合结果可实现__A__。P147 A. 时序逻辑电路 B. 组合逻辑电路 C. 双向电路 D. 三态控制电路

10. 状态机编码方式中，其中__A__占用触发器较多，但其简单的编码方式可减少状态译码组合逻辑资源，且易于控制非法状态。P221 A. 一位热码编码 B. 顺序编码 C. 状态位直接输出型编码 D. 格雷码编码

二、VHDL程序填空

1. 下面程序是1位十进制计数器的VHDL描述，试补充完整。

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

USE IEEE.STD_LOGIC_UNSIGNED.ALL;

ENTITY CNT10 IS PORT ( CLK : IN STD_LOGIC ; Q : OUT STD_LOGIC_VECTOR(3 DOWNTO 0)) ; END CNT10;

ARCHITECTURE bhv OF CNT10 IS SIGNAL Q1 : STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN PROCESS (CLK) BEGIN IF CLK'EVENT AND CLK = '1' THEN -- 边沿检测

IF Q1 > 10 THEN Q1 <= (OTHERS => '0'); -- 置零 ELSE Q1 <= Q1 + 1 ; -- 加1 END IF; END IF; END PROCESS ; Q <= Q1; END bhv;

2. 下面是一个多路选择器的VHDL描述，试补充完整。

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL; ENTITY bmux IS PORT ( sel : IN STD_LOGIC; A, B : IN STD_LOGIC_VECTOR(7 DOWNTO 0); Y : OUT STD_LOGIC_VECTOR(7 DOWNTO 0)) ; END bmux;

ARCHITECTURE bhv OF bmux IS BEGIN y <= A when sel = '1' ELSE B; END bhv;

三、VHDL程序改错

仔细阅读下列程序，回答问题

LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY LED7SEG IS PORT ( A : IN STD_LOGIC_VECTOR(3 DOWNTO 0); CLK : IN STD_LOGIC; LED7S : OUT STD_LOGIC_VECTOR(6 DOWNTO 0)); END LED7SEG; ARCHITECTURE one OF LED7SEG IS SIGNAL TMP : STD_LOGIC; BEGIN SYNC : PROCESS(CLK, A) BEGIN IF CLK'EVENT AND CLK = '1' THEN TMP <= A; END IF; END PROCESS; OUTLED : PROCESS(TMP) BEGIN CASE TMP IS WHEN \ WHEN \ WHEN \ WHEN \ WHEN \ WHEN \ WHEN \ WHEN \ WHEN \ WHEN \ END CASE; END PROCESS; END one;

-- 1

-- 2 -- 3 -- 4 -- 5 -- 6 -- 7 -- 8 -- 9 -- 10 -- 11 -- 12 -- 13 -- 14 -- 15 -- 16 -- 17 -- 18 -- 19 -- 20 -- 21 -- 22 -- 23 -- 24 -- 25 -- 26 -- 27 -- 28 -- 29 -- 30 -- 31 -- 32

1. 在程序中存在两处错误，试指出，并说明理由：

第14行 TMP附值错误

第29与30行之间，缺少WHEN OTHERS语句 2. 修改相应行的程序：

错误1 行号： 9 程序改为：

TMP : STD_LOGIC_VECTOR(3 DOWNTO 0); 错误2 行号： 29 程序改为：

该语句后添加 WHEN OTHERS => LED7S <= \

四、阅读下列VHDL程序，画出原理图（RTL级）

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

ENTITY HAD IS PORT ( a : IN STD_LOGIC; b : IN STD_LOGIC; c : OUT STD_LOGIC; d : OUT STD_LOGIC );

END ENTITY HAD;

ARCHITECTURE fh1 OF HAD IS BEGIN c <= NOT(a NAND b); d <= (a OR b)AND(a NAND b); END ARCHITECTURE fh1;

五、请按题中要求写出相应VHDL程序

1. 带计数使能的异步复位计数器

输入端口： clk 时钟信号

rst 异步复位信号 en 计数使能 load 同步装载 data （装载）数据输入，位宽为10

输出端口： q 计数输出，位宽为10

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL;

ENTITY CNT1024 IS

PORT ( CLK, RST, EN, LOAD : IN STD_LOGIC;

DATA : IN STD_LOGIC_VECTOR (9 DOWNTO 0); Q : OUT STD_LOGIC_VECTOR (9 DOWNTO 0) );

END CNT1024;

ARCHITECTURE ONE OF CNT1024 IS BEGIN

PROCESS (CLK, RST, EN, LOAD, DATA)

VARIABLE Q1 : STD_LOGIC_VECTOR (9 DOWNTO 0); IF RST = '1' THEN

Q <= Q1;

Q1 := (OTHERS => '0'); IF LOAD = '1' THEN

Q1 := DATA; IF EN = '1' THEN

Q1 := Q1 + 1; END IF; ELSE

ELSIF CLK = '1' AND CLK'EVENT THEN BEGIN

END IF;

END IF;

END PROCESS;

END ONE;

2. 看下面原理图，写出相应VHDL描述

e

a

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL; ENTITY TRI_STATE IS

PORT ( E, A : IN STD_LOGIC;

Y : INOUT STD_LOGIC; B : OUT STD_LOGIC);

byEND TRI_STATE;

ARCHITECTURE BEHAV OF TRI_STATE IS BEGIN

PROCESS (E, A, Y) BEGIN

IF E = '0' THEN

B <= Y; Y <= 'Z';

ELSE

B <= 'Z'; Y <= A;

END IF;

END PROCESS;

END BEHAV;

六、综合题

下图是一个A/D采集系统的部分，要求设计其中的FPGA采集控制模块，该模块由三个部分构成：控制器（Control）、地址计数器（addrcnt）、内嵌双口RAM（adram）。控制器（control）是一个状态机，完成AD574的控制，和adram的写入操作。Adram是一个LPM_RAM_DP单元，在wren为?1?时允许写入数据。试分别回答问题

信号预处理放大采样/保持AD574ADDataSTATUSCSCEA0AnalogInRCK12_8CLKClkInc112rddata12wrenadram（lpm_ram_dp）12rddatardaddr10Control10wraddrCntclr地址计数器FPGA采集控制

下面列出了AD574的控制方式和控制时序图

AD574逻辑控制真值表（X表示任意）

CE 0 X 1 1 1 1 1 CS X 1 0 0 0 0 0 RC X X 0 0 1 1 1 K12_8 X X X X 1 0 0 A0 X X 0 1 X 0 1 工 作 状 态 禁止 禁止 启动12位转换 启动8位转换 12位并行输出有效 高8位并行输出有效 低4位加上尾随4个0有效

AD574工作时序：

1. 要求AD574工作在12位转换模式，K12_8、A0在control中如何设置 K12_8为‘1’，A0为‘0’

2. 试画出control的状态机的状态图 类似书上图8-4

3. 对地址计数器模块进行VHDL描述

输入端口：clkinc 计数脉冲 cntclr 计数器清零 输出端口：rdaddr RAM读出地址，位宽10位

library ieee;

use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all;

entity addr_cnt is

architecture one of addr_cnt is

signal tmp : std_logic_vector (9 downto 0); process (clkinc, cntclr) begin

if clkinc'event and clkinc = '1' then

if cntclr = '1' then

tmp <= (others => '0'); tmp <= tmp + 1; else end if;

begin

port ( clkinc, cntclr : in std_logic;

wraddr : out std_logic_vector (9 downto 0) );

end addr_cnt;

end if;

end process; wraddr <= tmp;

end one;

4. 根据状态图，试对control进行VHDL描述

library ieee;

use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity control is

port ( addata : in std_logic_vector (11 downto 0);

status, clk : in std_logic;

cs, ce, a0, rc, k12_8, clkinc : out std_logic; rddata : out std_logic_vector (11 downto 0) );

end control;

architecture behav of control is

type con_st is (s0, s1, s2, s3, s4); signal cst, nst : con_st; signal lock : std_logic;

signal reg12 : std_logic_vector (11 downto 0); a0 <= '0'; k12_8 <= '1'; ce <= '1'; cs <= '0';

REGP : process (clk)

begin

begin

if clk'event and clk = '1' then

cst <= nst; end if;

end process;

COMP : process (cst, status, addata) begin

case (cst) is

when s0 => rc <= '1'; lock <= '0'; nst <= s1; when s1 => rc <= '0'; lock <= '0'; nst <= s2; when s2 => if status = '1' then nst <= s3; end if;

rc <= '1'; lock <= '0';

when s3 => rc <= '1'; lock <= '1'; nst <= s4; when s4 => rc <= '1'; lock <= '0'; nst <= s0; when others => nst <= s0;

end case;

end process;

LOCKP : process (lock) begin

if lock = '1' and lock'event then

reg12 <= addata; end if;

end process; rddata <= reg12;

clkinc <= lock; --(或者为NOT LOCK，延后半个时钟)

end behav;

5. 已知adram的端口描述如下

ENTITY adram IS PORT ( data : IN STD_LOGIC_VECTOR (11 DOWNTO 0); -- 写入数据 wraddress: IN STD_LOGIC_VECTOR (9 DOWNTO 0); -- 写入地址 rdaddress: IN STD_LOGIC_VECTOR (9 DOWNTO 0); -- 读地址 wren : IN STD_LOGIC := '1'; -- 写使能 q : OUT STD_LOGIC_VECTOR (11 DOWNTO 0) -- 读出数据 );

END adram;

试用例化语句，对整个FPGA采集控制模块进行VHDL描述

library ieee;

use ieee.std_logic_1164.all; entity daco is

port ( clk, cntclr, status : in std_logic;

addata : in std_logic_vector (11 downto 0); rdaddr : in std_logic_vector (9 downto 0); cs, ce, a0, rc, k12_8 : out std_logic;

rddata : out std_logic_vector (11 downto 0) );

end daco;

architecture one of daco is 址

wren q );

: IN STD_LOGIC := '1'; -- 写使能

: OUT STD_LOGIC_VECTOR (11 DOWNTO 0) -- 读出

component control is

port ( addata : in std_logic_vector (11 downto 0);

status, clk : in std_logic;

cs, ce, a0, rc, k12_8, clkinc : out std_logic; rddata : out std_logic_vector (11 downto 0) );

end component;

component addr_cnt is

port ( clkinc, cntclr : in std_logic;

wraddr : out std_logic_vector (9 downto 0) );

end component; component adram IS

PORT ( data

: IN STD_LOGIC_VECTOR (11 DOWNTO 0); -- 写入

数据

wraddress: IN STD_LOGIC_VECTOR (9 DOWNTO 0); -- 写入rdaddress: IN STD_LOGIC_VECTOR (9 DOWNTO 0); -- 读地

地址

数据

END component;

signal rds : std_logic_vector (11 downto 0); signal clkinc : std_logic;

signal wraddr : std_logic_vector (9 downto 0); u1 : control

port map (addata => addata, status => status,

begin

clk => clk, cs => cs, ce => ce, a0 => a0, rc => rc, k12_8 => k12_8, clkinc => clkinc, rddata => rds);

u2 : addr_cnt port map (clkinc => clkinc, cntclr => cntclr, u3 : adram

port map (data => rds, wraddress => wraddr, rdaddress => rdaddr, wren => '1', q => rddata);

wraddr => wraddr);

end one;

EDA期末试卷

本大题得分 评 阅 人

一、填空题(本大题共10小题，每空1分，共20 分) 1．一般把EDA技术的发展分为 MOS时代 、 CMOS时代 和 ASIC 三个阶段。 2．EDA设计流程包括 设计输入 、 设计实现 、 实际设计检验 和 下载编程 四个步骤。

3．EDA设计输入主要包括 图形输入 、 HDL文本输入 和 状态机输入 。 4．时序仿真是在设计输入完成之后，选择具体器件并完成布局、布线之后进行的时序关系仿真,因此又称为 功能仿真 。

5．VHDL的数据对象包括 变量 、 常量 和 信号 ，它们是用来存放各种类型数据的容器。

6．图形文件设计结束后一定要通过 仿真 ，检查设计文件是否正确。 7．以EDA方式设计实现的电路设计文件，最终可以编程下载到 FPGA 和 CPLD 芯片中，完成硬件设计和验证。

8．MAX+PLUS的文本文件类型是（后缀名） .VHD 。

9．在PC上利用VHDL进行项目设计，不允许在 根目录 下进行，必须在根目录为设计建立一个工程目录（即文件夹）。

10．VHDL源程序的文件名应与 实体名 相同，否则无法通过编译。 本大题得分 评阅人 二、选择题：(本大题共5小题，每小题3分，共15 分)。

11． 在EDA工具中，能完成在目标系统器件上布局布线软件称为（C ） A.仿真器 B.综合器 C.适配器 D.下载器

12． 在执行MAX+PLUSⅡ的（D ）命令，可以精确分析设计电路输入与输出波形间的延时量。

A .Create default symbol B. Simulator C. Compiler D.Timing Analyzer 13．VHDL常用的库是（A ）

A. IEEE B.STD C. WORK D. PACKAGE 14．下面既是并行语句又是串行语句的是（ C ）

A.变量赋值 B.信号赋值 C.PROCESS语句 D.WHEN…ELSE语句 15．在VHDL中，用语句（D ）表示clock的下降沿。

A. clock?EVENT B. clock?EVENT AND clock=?1? C. clock=?0? D. clock?EVENT AND clock=?0? 本大题得分 评 阅 人

三、名词解释题:（本大题共3题，每小题3分，共计9分） 16． EDA: 电子设计自动化

17．VHDL和FPGA: 超高速硬件描述语言 现场可编程门阵列 18．元件例化 ：一个实体的结构体中引用某些元件，称为元件例化。

本大题得分 评 阅 人

10．下列EDA软件中，哪一个不具有逻辑综合功能：____ B ____。 A. Max+Plus II B. ModelSim C. Quartus II D. Synplify

二、EDA名词解释，写出下列缩写的中文（或者英文）含义：（14分） 1. LPM 参数可定制宏模块库 2. RTL 寄存器传输级

3. UART 串口（通用异步收发器） 4. ISP 在系统编程

5. IEEE 电子电气工程师协会 6. ASIC 专用集成电路 7. LAB 逻辑阵列块 三、VHDL程序填空：（10分）

LIBRARY IEEE; -- 8位分频器程序设计

USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY PULSE IS

PORT ( CLK: IN STD_LOGIC;

D : IN STD_LOGIC_VECTOR (7 DOWNTO 0); FOUT: OUT STD_LOGIC ); END;

ARCHITECTURE one OF PULSE IS SIGNAL FULL : STD_LOGIC; BEGIN

P_REG: PROCESS(CLK)

VARIABLE CNT8 : STD_LOGIC_VECTOR(7 DOWNTO 0); BEGIN

IF CLK’EVENT AND CLK = ‘1’ THEN IF CNT8 = \

CNT8 := D; --当CNT8计数计满时，输入数据D被同步预置给计数器CNT8 FULL <= '1'; --同时使溢出标志信号FULL输出为高电平 ELSE CNT8 := CNT8 + 1; --否则继续作加1计数

FULL <= '0'; --且输出溢出标志信号FULL为低电平 END IF; END IF;

END PROCESS P_REG; P_DIV: PROCESS(FULL)

VARIABLE CNT2 : STD_LOGIC; BEGIN

IF FULL'EVENT AND FULL = '1' THEN

CNT2 <= NOT CNT2; --如果溢出标志信号FULL为高电平，D触发器输出取反 IF CNT2 = '1' THEN FOUT <= '1'; ELSE FOUT <= '0'; END IF; END IF;

END PROCESS P_DIV; END;

四、VHDL程序改错：（10分） 01 LIBRARY IEEE ;

02 USE IEEE.STD_LOGIC_1164.ALL ; 03 USE IEEE.STD_LOGIC_UNSIGNED.ALL; 04 ENTITY LED7CNT IS

05 PORT ( CLR : IN STD_LOGIC; 06 CLK : IN STD_LOGIC;

07 LED7S : OUT STD_LOGIC_VECTOR(6 DOWNTO 0) ) ; 08 END LED7CNT;

09 ARCHITECTURE one OF LED7CNT IS

10 SIGNAL TMP : STD_LOGIC_VECTOR(3 DOWNTO 0); 11 BEGIN

12 CNT:PROCESS(CLR,CLK) 13 BEGIN

14 IF CLR = '1' THEN 15 TMP <= 0;

16 ELSE IF CLK'EVENT AND CLK = '1' THEN 17 TMP <= TMP + 1; 18 END IF; 19 END PROCESS;

20 OUTLED:PROCESS(TMP) 21 BEGIN

22 CASE TMP IS

23 WHEN \

24 WHEN \25 WHEN \26 WHEN \27 WHEN \28 WHEN \29 WHEN \30 WHEN \31 WHEN \32 WHEN \33 WHEN OTHERS => LED7S <= (OTHERS => '0'); 34 END CASE; 35 END PROCESS; 36 END one;

在程序中存在两处错误，试指出，并说明理由：

提示：在MAX+PlusII 10.2上编译时报出的第一条错误为：

Error:Line 15: File ***/led7cnt.vhd: Type error: type in waveform element must be “std_logic_vector”

第 15 行， 错误：整数0不能直接赋值给TMP矢量 改正：TMP <= (OTHERS => ‘0’);

第 16 行， 错误：ELSE IF 缺少一条对应的END IF语句 改正：将ELSE IF 改为关键字ELSIF 第2页 共5页 五、VHDL程序设计：（16分）

设计一数据选择器MUX,其系统模块图和功能表如下图所示。试采用下面三种方式中的两种来描述该数据选择器MUX的结构体。

(a) 用if语句。 (b) 用case 语句。 (c) 用when else 语句。 Library ieee;

Use ieee.std_logic_1164.all;

Entity mymux is

Port ( sel : in std_logic_vector(1 downto 0); -- 选择信号输入 Ain, Bin : in std_logic_vector(1 downto 0); -- 数据输入 Cout : out std_logic_vector(1 downto 0) ); End mymux;

Architecture one of mymux is Begin

Process (sel, ain, bin) Begin

If sel = “00” then cout <= ain and bin; Elsif sel = “01” then cout <= ain xor bin; Elsif sel = “10” then cout <= not ain; Else cout <= not bin; End if;

1. 狭义上说的信息安全，只是从自然科学的角度介绍信息安全的研究内容。

2. 信息安全从总体上可以分成5个层次，密码技术 是信息安全中研究的关键点。 3. 信息安全的目标CIA指的是机密性，完整性，可用性。

4. 1999年10月经过国家质量技术监督局批准发布的《计算机信息系统安全保护等级划分准则》将计算机安全保护划分为以下5个级别。 二、填空题

1. 信息保障的核心思想是对系统或者数据的4个方面的要求：保护（Protect），检测（Detect），反应（React），恢复（Restore）。

2. TCG目的是在计算和通信系统中广泛使用基于硬件安全模块支持下的可信计算平台Trusted Computing Platform，以提高整体的安全性。

3. 从1998年到2006年，平均年增长幅度达50％左右，使这些安全事件的主要因素是系统和网络安全脆弱性（Vulnerability）层出不穷，这些安全威胁事件给Internet带来巨大的经济损失。

4. B2级，又叫结构保护（Structured Protection）级别，它要求计算机系统中所有的对象都要加上标签，而且给设备（磁盘、磁带和终端）分配单个或者多个安全级别。 5. 从系统安全的角度可以把网络安全的研究内容分成两大体系：攻击和防御。 三、简答题

1. 网络攻击和防御分别包括哪些内容？ 答：①攻击技术：网络扫描，网络监听，网络入侵，网络后门，网络隐身 ②防御技术：安全操作系统和操作系统的安全配置，加密技术，防火墙技术，入侵检测，网络安全协议。

2. 从层次上，网络安全可以分成哪几层？每层有什么特点？ 答：从层次体系上，可以将网络安全分为4个层次上的安全：

（1）物理安全 特点：防火，防盗，防静电，防雷击和防电磁泄露。

（2）逻辑安全 特点：计算机的逻辑安全需要用口令、文件许可等方法实现。

（3）操作系统 特点：操作系统是计算机中最基本、最重要的软件。操作系统的安全是网络安全的基础。

（4）联网安全 特点：联网的安全性通过访问控制和通信安全两方面的服务来保证。

3. 为什么要研究网络安全？

答：目前研究网络安全已经不只为了信息和数据的安全性。网络安全已经渗透到国家的 政治、经济、军事等领域，并影响到社会的稳定。

第2章（P56） 一、选择题

1. OSI参考模型是国际标准化组织制定的模型，把计算机与计算机之间的通信分成7个互相连接的协议层。

2. 表示层服务的一个典型例子是用一种一致选定的标准方法对数据进行编码。。 3. 子网掩码是用来判断任意两台计算机的IP地址是否属于同一子网络的根据。。 4. 通过ICMP协议，主机和路由器可以报告错误并交换相关的状态信息。 5. 常用的网络服务中，DNS使用 UDP协议。 二、填空题

1. 网络层的主要功能是完成网络中主机间的报文传输，在广域网中，这包括产生从源端到目的端的路由。

2. TCP/IP协议族包括4个功能层：应用层、传输层、网络层和网络接口层。这4层概括了相对于OSI参考模型中的7层。

3. 目前E-mail服务使用的两个主要协议是 简单邮件传输协议和邮局协议。 4. ping指令通过发送ICMP包来验证与另一台TCP/IP计算机的IP级连接，应答消息的接收情况将和往返过程的次数一起显示出来。

5. 使用“net user”指令查看计算机上的用户列表 三、简答题

1、简述OSI参考模型的结构。 答：（1）物理层：物理层是最底层，这一层负责传送比特流，它从第二层数据链路层接收数据帧，并将帧的结构和内容串行发送，即每次发送一个比特。

（2）数据链路层：它肩负两个责任：发送和接收数据，还要提供数据有效传输的端到端连接。

（3）网络层：主要功能是完成网络中主机间的报文传输。

（4）传输层：主要功能是完成网络中不同主机上的用户进程之间可靠的数据通信。

（5）会话层：允许不同机器上的用户之间建立会话关系。会话层允许进行类似传输层的普通数据的传送，在某些场合还提供了一些有用的增强型服务。允许用户利用一次会话在远端的分时系统上登录，或者在两台机器间传递文件。会话层提供的服务之一是管理对话控制。 （6）表示层：表示层完成某些特定的功能，这些功能不必由每个用户自己来实现。表示层服务的一个典型例子是用一种一致选定的标准方法对数据进行编码。 （7）应用层：包含大量人们普遍需要的协议。

2. 简述TCP/IP协议族的基本结构，并分析每层可能受到的威胁及如何防御。

答：讨论TCP/IP的时候，总是按五层来看，即物理层，数据链路层，网络层，传输层和应用层。1、物理层：这里的威胁主要是窃听，那使用防窃听技术就可以了；2、数据链路层：有很多工具可以捕获数据帧，如果有条件的话，可以使用数据加密机；3、网络层：针对IP包的攻击是很多的，主要是因为IPv4的数据包本身是不经过加密处理的，所以里面的信息很容易被截获，现在可以使用IPSec来提供加密机制；4、传输层：针对TCP的攻击也多了，在这里一般使用进程到进程(或者说端到端的)加密，也就是在发送信息之前将信息加密，接收到信息后再去信息进行解密，但一般会使用SSL；5、应用层：在应用层能做的事情太多，所以在这里做一些安全措施也是有效的。

6.简述ping指令、ipconfig指令、netstat指令、net指令、at指令、tracert指令的功能和用途。 答：ping：用来侦测网络上的远端主机是否存在，并判断网络状况是否正常的网络侦测工具，校验与远程计算机或本地计算机的连接。只有在安装 TCP/IP 协议之后才能使用该命令。 ipconfig：查看当前电脑的ip配置，显示所有TCP/IP网络配置信息、刷新动态主机配置协议(DHCP)和域名系统(DNS)设置，使用不带参数的ipconfig可以显示所有适配器的IP地址、子网掩码和默认网关。在DOS命令行下输入ipconfig指令； netstat：用来查看当前电脑的活动会话；

net：在网络安全领域通常用来查看计算机上的用户列表、添加和删除用户、和对方计算机建立连接、启动或者停止某网络服务等。

at：使用at命令建立一个计划任务，并设置在某一刻执行，但是必须首先与对方建立信任连接。

tracert：用来追踪路由，用户确定IP数据访问目标所采取的路径。Tracert指令用IP生存时

间字段和ICMP错误信息来确定一个主机到网络上其他主机的路由；

第4章(P124) 一、选择题

1. 踩点就是通过各种途径对所要攻击的目标进行多方面的了解（包括任何可得到的蛛丝马迹，但要确保信息的准确），确定攻击的时间和地点。

2. 对非连续端口进行的，并且源地址不一致、时间间隔长而没有规律的扫描，称之为慢速扫描。 二、填空题

1. 扫描方式可以分成两大类：慢速扫描和乱序扫描。

2. 被动式策略是基于主机之上，对系统中不合适的设置、脆弱的口令及其他同安全规则抵触的对象进行检查。

3. 一次成功的攻击，可以归纳成基本的五个步骤，但是根据实际情况可以随时调整。归纳起来就是“黑客攻击五部曲”，分别为：隐藏IP、踩点扫描、获得系统或管理员权限、种植后门和在网络中隐身 三、简答题与程序设计题

2、黑客在进攻的过程中需要经过哪些步骤？目的是什么？ 答：（1）隐藏IP：IP隐藏使网络攻击难以被侦破。（2）踩点扫描：踩点是通过各种途径对所要攻击的目标进行多方面的了解，确定攻击的时间和地点。扫描的目的是利用各种工具在攻击目标的IP地址或地址段上的主机上寻找漏洞。（3）获得系统或管理员权限：得到管理员权限的目的是连接到远程计算机，对其控制，达到自己攻击的目的。（4）种植后门：为了保持长期对胜利胜利果实的访问权，在已经攻破的计算机上种植一些供自己访问的后门。（5）在网络中隐身：清除登陆日志及其他相关的日志，防止管理员发现。

5、扫描分成哪两类？每类有什么特点？可以使用哪些工具进行扫描、各有什么特点？ 答：（1）网络扫描一般分为两种策略：一种是主动式策略；另外一种是被动式策略。

三、 被动式策略 特点：基于主机之上的，对系统中不合适的设置、脆弱的口令及其他同安全规则相抵触的对象进行检查，被动式扫描不会对系统造成破坏。工具及特点：GetNTUser：系统用户扫描；PortScan：开放端口扫描；Shed：共享目录扫描。

（3）主动式策略 特点：基于网络的，它通过执行一些脚本文件模拟对系统进行攻击的行为并记录系统的反应，从而发现其中的漏洞。主动式扫描对系统进行模拟攻击可能会对系统造成破坏。工具及特点：X-Scan-v2.3 ：对指定IP地址段（单机）进行安全漏洞检测。

6、网络监听技术的原理是什么？

答：原理：在局域网中与其他计算机进行数据交换时，数据包发往所有连在一起的主机，也就是广播，在报头中包含目的机正确地址。因此只有与数据包中目的地址一致的那台主机才会接受数据包，其他的机器都会将包丢弃。但是，当主机工作在监听模式下时，无论接收到的数据包中目的地址是什么，主机都将其接收下来。然后对数据包进行分析，就得到了局域网中通信的数据。一台计算机可以监听同一网段内所有的数据包，不能监听不同网段的计算机传输的信息。

第5章(P157) 一、选择题

1. 打电话请求密码属于社会工程学攻击方式。

2. 一次字典攻击能否成功，很大因素上决定于字典文件。 3. SYN风暴属于拒绝服务攻击攻击。 4. 下面不属于DoS攻击的是TFN攻击。 二、填空题

1. 字典攻击是最常见的一种暴力攻击。

2. 分布式拒绝服务攻击的特点是先使用一些典型的黑客入侵手段控制一些高带宽的服务器，然后在这些服务器上安装攻击进程，集数十台，数百台甚至上千台机器的力量对单一攻击目标实施攻击。

3. SYN flooding攻击即是利用的TCP/IP协议设计弱点。 三、简答题

1.简述社会工程学攻击的原理。 答：社交工程是使用计谋和假情报去获得密码和其他敏感信息的科学，研究一个站点的策略其中之一就是尽可能多的了解这个组织的个体，因此黑客不断试图寻找更加精妙的方法从他们希望渗透的组织那里获得信息。

3.简述暴力攻击的原理。暴力攻击如何破解操作系统的用户密码、如何破解邮箱密码、如何破解Word文档的密码？针对暴力攻击应当如何防御？

答 ：原理：使用枚举的方法，使用运算能力较强的计算机，尝试每种可能的字符破解密码 6. 破解电子邮箱密码，一个比较著名的工具软件是，黑雨——POP3邮箱密码暴力破解器，该软件分别对计 算机和网络环境进行优化的攻击算法：深度算法，多线程深度算法，广度算法和多线程广度算法。该程序可以以每秒50到100个密码的速度进行匹配。防范这种暴力攻击，可将密码的位数设置在10位以上，一般利用数字，字母和特殊字符的组合就可以有效地抵抗暴力攻击。

7. 使用工具软件，Advanced Office XP Password Recovery 可以快速破解Word文档密码。点击工具栏按钮“Open file”，打开刚刚建立的Word文档，设置密码长度最短是一位，最长是三位，点击工具栏开始的图标，开始破解密码，大约两秒钟后，密码就被破解了。防范这种暴力攻击，可以加长密码。

8. 程序首先通过扫描得到系统的用户，然后利用字典镇南关每一个密码来登录系统，看是否成功，如果成功则将密码显示。

4、简述缓冲区溢出攻击的原理

答：当目标操作系统收到了超过了它的能接收的最大信息量时，将发生缓冲区溢出。这些多余的数据使程序的缓冲区溢出，然后覆盖实际的程序数据。缓冲区溢出使目标系统的程序被修改，经过这种修改的结果将在系统上产生一个后门。

5、 简述拒绝服务的种类与原理。

答：原理：凡是造成目标系统拒绝提供服务的攻击都称为Dos攻击，其目的是使目标计算机或网络无法提供正常的服务。最常见的Dos攻击是计算机网络带宽攻击和连通性攻击： 带宽攻击是以极大的通信量冲击网络，使网络所有可用的带宽都被消耗掉，最终导致合法用户的请求无法通过；连通性攻击是指用大量的连接请求冲击计算机，最终导致计算机无法再处理合法用户的请求。

9. 简述DDos的特点以及常用的攻击手段，如何防范？ （应该不会考）

答：特点：先使用一些典型的黑客入侵手段控制一些高宽带的服务，然后在这些服务器上安装攻击进程，集大量机器的力量对单一攻击目标实施攻击。 攻击手段：?????? 防范：??????

第6章(P192) 一、选择题

1. 网络后门的功能是保持对目标主机长久控制。

2. 终端服务是Windows操作系统自带的，可以通过图形界面远程操纵服务器。在默认的情况下，终端服务的端口号是3389。

3. 木马是一种可以驻留在对方服务器系统中的一种程序。 二、填空题

1. 后门的好坏取决于被管理员发现的概率。

2. 木马程序一般由两部分组成：服务器端程序和客户端程序。

3. 本质上，木马和后门都是提供网络后门的功能，但是木马的功能稍微强大一些，一般还有远程控制的功能， 后门程序功能比较单一 三、简答题

4. 简述木马由来，并简述木马和后门的区别。 答：木马是一种可以驻留在对方服务器系统中的一种程序。“木马”一词来自于“特洛伊木马”，英文名为“TrojanHorse”木马程序一般由两部分组成：服务器端程序和客户端程序。木马的功能是通过客户端可以操纵服务器，进而操纵对方的主机。

本质上，木马和后门都是提供网络后门的功能，但是木马的功能稍微强大一些，一般还有远程控制的功能，后门程序功能比较单一，只是提供客户端能够登陆对方的主机。

5. 简述网络代理跳板的功能。

答：功能：当从本地入侵其它主机时，本地IP会暴露给对方。通过将某一台主机设置为代理，通过该主机再入侵其它主机，这样就会留下代理跳板的IP地址而有效地保护自己的安全。

第7章（P208） 一、选择题

1. 黑客们在编写编写扰乱社会和他人的计算机程序，这些代码统称为恶意代码。 2. 2003 年，SLammer 蠕虫在10 分钟内导致 90％互联网脆弱主机受到感染。 3. 造成广泛影响的1988年Morris蠕虫事件，就是利用邮件系统的脆弱性作为其入侵的最初突破点的。

4. 下面是恶意代码生存技术是加密技术和模糊变换技术。 5. 下面不属于恶意代码攻击技术是自动生产技术。 二、填空题

1. 恶意代码主要包括计算机病毒（Virus）、 蠕虫（Worm）、木马程序（Trojan Horse）、后门程序（Backdoor）、逻辑炸弹（Logic Bomb）等等。

2. 恶意代码80 年代发展至今体现出来的3个主要特征：恶意代码日趋复杂和完善、恶意代码编制方法及发布速度更快和从病毒到电子邮件蠕虫，再到利用系统漏洞主动攻击的恶意

代码。

3. 早期恶意代码的主要形式是计算机病毒。

4. 隐藏通常包括本地隐藏和通信隐藏，其中本地隐藏主要有文件隐藏、进程隐藏、网络连接隐藏、内核模块隐藏、编译器隐藏等。网络隐藏主要包括通信内容隐藏和传输通道隐藏。 5. 网络蠕虫的功能模块可以分为主体功能模块和辅助功能模块。 三、简答题

5、简述恶意代码的生存技术是如何实现的。

答：生存技术包括：反跟踪技术、加密技术、模糊变换技术和自动生产技术。反跟踪技术可以减少被发现的可能性，加密技术是恶意代码自身保护的重要机制。模糊变换技术是恶意代码每感染一个客体对象时，潜入宿主程序的代码互补相同。自动生产技术是针对人工分析技术的。

8、简述蠕虫的功能结构。

答：网络蠕虫的功能模块可以分为主题功能模块和辅助功能模块。实现了主题功能模块的蠕虫能够完成复制传播流程，而包含辅助功能模块的蠕虫则具有更强的生存能力和破坏能力。

9、简述目前恶意代码的防范方法。

答：基于主机的恶意代码防范：基于特征的扫描技术、校检和、沙箱技术、安全操作系统； 基于网络的恶意代码防范：基于GrlDS的恶意代码检测、基于PLD硬件的检测防御、基于honeyPot的检测防御，基于ccdc的检测防御。

第8章(P245) 一、选择题

1. Linux是一套可以免费使用和自由传播的类UNIX操作系统，主要用于基于Intel x86系列CPU的计算机上。

2. 操作系统中的每一个实体组件不可能是既不是主体又不是客体。

3. 安全策略 是指有关管理、保护和发布敏感信息的法律、规定和实施细则。

4. 操作系统的安全依赖于一些具体实施安全策略的可信的软件和硬件。这些软件、硬件和负责系统安全管理的人员一起组成了系统的可信计算基。

5. 自主访问控制是最常用的一类访问控制机制，用来决定一个用户是否有权访问一些特定客体的一种访问约束机制。 二、填空题

1.操作系统的安全性在计算机信息系统的整体安全性中具有至关重要的作用，没有它的安全性，信息系统的安全性是没有基础的。

2. Multics是开发安全操作系统最早期的尝试。

3. 1969年B.W.Lampson通过形式化表示方法运用主体（Subject）、客体（Object）和访问矩阵（Access Matrix）的思想第一次对访问控制问题进行了抽象。 4. 访问控制机制的理论基础是 访问监控器（Reference Monitor），由J.P.Anderson首次提出

5. 计算机硬件安全的目标是，保证其自身的可靠性和为系统提供基本安全机制。其中基本安全机制包括存储保护、 运行保护、I/O保护等。

6. Biba模型主要应用是保护信息的完整性，而BLP模型是保护信息机密性。 三、简答题

2.简述审核策略、密码策略和账户策略的含义，以及这些策略如何保护操作系统不被入侵。

答：（1）审核策略：是windows中本地安全策略的一部分，它是一个维护系统安全性的工具，允许跟踪用户的活动和windows系统的活动。在计算机中设置了审核策略，就可以监控成功或失败的事件。在设置审核事件时，windows将事件执行的情况纪录到安全日志中，安全日志中的每一个审核条目都包含三个方面的内容：执行动作的用户，事件发生的时间及成功与否。对文件和文件夹访问的审核，首先要求审核的对象必须位于NTFS分区之上，其次必须为对象访问事件设置审核策略。符合以上条件，就可以对特定的文件或文件夹进行审核，并且对哪些用户或组指定哪些类型的访问进行审核。

（2）密码策略：即用户账户的保护一般主要围绕着密码的保护来进行。为了避免用户身份由于密码被破解而被夺取或盗用，通常可采取诸如提高密码的破解难度、启用账户锁定策略、限制用户登录、限制外部连接以及防范网络嗅探等措施。密码策略也可以在指定的计算机上用“本地安全策略”来设定，同时也可在网络中特定的组织单元通过组策略进行设定的。 （3）账户策略：通过域的组策略设置和强制执行的。在其它GPO中对域账户策略进行的设置将会被忽略。而在工作站或者成员服务器上直接配置账户策略也只能影响到相应计算机的本地账户策略以及锁定策略。账户策略中包括密码策略、账户锁定策略和kerberos策略的安全设置。

8、简述安全操作系统的机制。

答：标识、鉴别及可信通路机制 自主访问控制与强制访问控制机制 最小特权管理机制 隐蔽通道分析处理机制 安全审计机制

第9章(P274) 一、选择题

1. RSA算法是一种基于大数不可能质因数分解假设的公钥体系。 2. 下面哪个属于对称算法序列算法。

3. DES算法的入口参数有3个：Key，Data和Mode。其中Key为 64位，是DES算法的工作密钥。

4. PGP加密技术是一个基于RSA公钥加密体系的邮件加密软件。 二、填空题

1. 两千多年前，罗马国王就开始使用目前称为“恺撒密码”的密码系统。

2. 2004年8月，山东大学信息安全所所长王小云在国际会议上首次宣布了她及她的研究小组对MD5、HAVAL－128、MD4和RIPEMD等四个著名密码算法的破译结果。 3. 除了提供机密性外，密码学需要提供三方面的功能：鉴别、完整性和抗抵赖性。 4. 数字水印应具有3个基本特性： 隐藏性、鲁棒性和安全性

5. 用户公私钥对产生有两种方式：用户自己产生的密钥对和CA为用户产生的密钥对。 6. 常见的信任模型包括4种：严格层次信任模型、分布式信任模型、以用户为中心的信任模型和交叉认证模型。 三、简答题，

2简述对称加密算法的基本原理。

答：对称算法又叫传统密码算法：加密密钥能够从解密密钥中推算出来，反过来也成立。对称算法要求发送者和接收者在安全通信之前，协商一个密钥。对称算法的安全性依赖于密钥，泄漏密钥就意味着任何人都能对消息进行加解密。

对称算法的加密和解密表示为：EK（M）=C DK（C）=M 4.简述公开密钥算法的基本原理。

答：公开钥匙的概念涉及两把钥匙。一把钥匙称为\公开钥匙\（公钥），可以以所有方式传

递，任何人都可以得到。另一把钥匙称为\隐密钥匙\（密钥）。这把钥匙是秘密的，不能传递出去。只有它的拥有者才能接触和使用它。如果正确实施了这种方法，从公钥不能得出密钥。发出讯息者以接收讯息者的公钥将讯息加密，接收者则以自己的密钥解密。

第10章(P301) 一、选择题

1. 仅设立防火墙系统，而没有安全策略，防火墙就形同虚设。 2. 下面不是防火墙的局限性的是不能阻止下载带病毒的数据。

3.分组过滤防火墙作用在应用层，其特点是完全“阻隔”网络通信流，通过对每种应用服务编制专门的代理程序，实现监视和控制应用层通信流的作用。

4. 下面的说法错误的是 DMZ网络处于内部网络里，严格禁止通过DMZ网络直接进行信息传输。

5. 下面不属于入侵检测分类依据的是 静态配置。 二、填空题

1.防火墙是一种网络安全保障技术，它用于增强内部网络安全性，决定外界的哪些用户可以访问内部的哪些服务，以及哪些外部站点可以被内部人员访问。

2. 常见的防火墙有3种类型：分组过滤防火墙，应用代理防火墙，状态检测防火墙。

3. 常见防火墙系统一般按照4种模型构建：筛选路由器模型、单宿主堡垒主机（屏蔽主机防火墙）模型、双宿主堡垒主机模型（屏蔽防火墙系统模型）和屏蔽子网模型。

4. 入侵检测是一种增强系统安全的有效方法，能检测出系统中违背系统安全性规则或者威胁到系统安全的活动。

5. 入侵检测的3个基本步骤：信息收集、 数据分析和响应。 三、简答题

2.、简述防火墙的分类，并说明分组过滤防火墙的基本原理。

答： 防火墙有3种类型：分组过滤防火墙、应用代理防火墙和状态检测防火墙。 1）分组过滤：作用在协议族的网络层和传输层，根据分组包头源地址、目标地址和端口号、协议类型等标志确定是否允许数据包通过。

2）应用代理：作用在应用层，特点是完全“阻隔”网络通信流，通过对每种应用服务编制专门的代理程序，实现监视和控制应用层通信流的作用。

3）状态检测：直接对分组里的数据进行处理，并且结合前后分组的数据进行综合判断，然后决定是否允许该数据包通过

3、常见的防火墙模型有哪些？比较它们的优点。

答：1）筛选路由器模型：实施包过滤功能。包过滤规则以IP包信息为基础,对IP源地址、IP目标地址、封装协议、端口号等进行筛选。

3. 单宿主堡垒模型：由包过滤路由器和堡垒主机组成，优点是安全性比较高。 4. 双宿主堡垒模型：可以构造更加安全的防火墙系统，它是唯一能从外部网上直接访问的内部系统，所以有可能受到攻击的主机就只有堡垒主机本身。

5. 屏蔽子网模型：用了两个包过滤路由器和一个堡垒主机，是最安全的防火墙系统之一。严格禁止通过中立网直接进行信息传输。

4、什么是入侵检测系统？简述入侵检测系统正面临的挑战。 答：入侵检测系统是一种硬件或者软件系统，该系统对系统资源的非授权使用能够做出及时的判断、记录和报警。挑战：缺乏共享数据的机制、缺乏集中协调的机制、缺乏揣摩数据在

一段时间内变化的能力、缺乏有效的跟踪分析。

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