频率计实验报告 - 图文

频率计实验报告

信息工程

实验任务及要求：

1. 2. 3. 4.

设计一个可测量的数字式频率计，测量范围为1Hz-12MHz。 用层次化的设计方法设计该电路，编写各个功能模块的程序。 仿真各功能模块，通过观察有关波形确认电路设计是否正确 完成电路设计后，通过在实验系统上下载，验证设计的正确性

实验原理分析：

根据总的设计图可知：8位十进制数字频率计的设计有一个测频控制信号发生器TESTCTL，8个有时钟使能的十进制数字计数器CNT10，一个32位锁存器REG32B组成。

测频控制信号发生器的设计原理和要求：频率测量的基本原理是计算每秒钟内待测信号的脉冲个数。这就要求TESTCTL的计数使能信号TSTEN能产生1秒脉宽的周期信号，并对频率计的每一个计数器CNT10的ENA使能端进行不同控制。当ＴＳＴＥＮ高电平时允许计数，低电平时停止计数，并保持所计的数。在停止计数的期间，首先需要一个锁存信号Ｌｏａｄ的上跳沿将计数器在前一秒的计数值锁存进３２位锁存器REG32B中，且由外部的七段译码器译出并稳定显示。设置锁存器的好处是，显示的数据稳定，不会由于周期性的清零信号而不断闪烁。锁存信号之后，必须有一个清零信号CLR_CNT对计数器进行清零，为下一秒钟的计数操作做准备，测频控制信号发生器的工作时序为周期2秒，占空比为0.5的方波，为了产生的方波，需首先建立一个由D触发器构成的二分频器，在每秒时钟CLK上升沿到来时使其翻转，其中控制信号时钟CLK的频率为1Hz,那么信号TSTEN的脉宽恰好为1秒，可以用作闸门信号，然后根据测频的时序要求，可得出信号Load和CLR_CNT的逻辑描述，在一个计数完成后，即计数使能信号TSTEN在1秒的高电平后，利用其反向值的上升沿产生一个锁存信号Load，0.5秒后，CLR_CNT产生一个清零信号跳沿。

各个模块的源程序如下所示： TESTCTL

仿真波形：

REG32B

仿真波形：

分析：设置锁存器的好处是，显示的数据稳定，不会由于周期性的清零信号而不断闪烁。若已有32位BCD码存在于此模块的输入口，在信号LOAD的上升沿后即被锁存到寄存器REG32的内部，并由REG32的输出端输出，然后由实验板上的7段译码器译成能在数码管上显示输出的相对应的数值

CNT10

仿真波形：

功能分析：此十进制计数器的特殊之处是，有一时钟使能输入端ＥＮＡ，用于锁定计数值，。当高电平时计数允许，低电平时禁止计数。

采用元件例化方式生成的顶层电路源代码如下所示：

由上图生成的顶层电路图如下所示：

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