芯片版图面积的设计优化

在集成电路技术发展越来越快、集成电路市场竞争越来越激烈的今天,如何降低芯片制造成本,是各个芯片设计公司关心的头等大事。而对于芯片设计工程师来说,芯片面积的优化和估算已经成为降低芯片制造成本的重要课题。

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设计

芯片版图面积的设计优化北京中电华大电子设计有限责任公司 张颖潘亮在集成电路技术发展越来越快、集成电路市场竞争越来越激烈的今天，如何降低芯片制造成本，是各个芯片设计公司关心的头等大事。而对于芯片设计工程师来说，芯片面积的优化和估算已经成为降低芯片制造成本的重要课题。硬块 17 A 5 6

为逻辑电路经过布局布线所占到的形状和面积。

影响芯片面积的因素有很多方面，有系统设计的问题， V ro代码编写风格的问题，有 el ig有综合时约束条件设置的问题，有工艺制造厂商 ( on￣) F ud提供的工艺线宽的问题。由于篇幅有限，我们不想讨论集成电路设计的前端 (rned和工艺对芯片 Fot ) n面积的影响，只考虑后端 ( akn设计过程中而 B ced)l 0

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硬块 2

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的一些问题。因此，我们假定使用 H N C . u H E O 5m的 2工艺，时前端网表 ( e i )同 N ts已经确定，且不考 lt而

馒块 3

虑由于标准单元高度不同所造成的特殊布局，只讨论在 2 V单电源条件下， . 5芯片布局和布线对芯片版图面积的影响。

图 1芯片版图示意图

对于芯片版图设计来说，硬块的面积已经确定

了，要想减小芯片面积就是通过使标准单元尽可能塞满硬 Bok l之间的空隙，尽可能的提高芯片面积 c利用率来实现的。但是，不单单这些逻辑电路的标准单元要放得下，还应该使这些单元之间的节点连线也能够布通，我们通常将这种标准单元放得下，连线布得通时，标准单元自身总面积与标准单元实际占 用的总面积的比率称为布通利用率。只有这个数值才有可能真正影响芯片的最终面积。在确定网表和

一

、

关于芯片布通利用率

在我们设计的芯片当中通常包括一些硬 I它 P,

们的形状、大小都已经确定，形状一般为长方形， 因此又称其为硬块 ( l k) Bo。我们在布局 ( l rl ) c Fo a op n时，首先，将这些硬块紧密摆放在合适的位置(一般放在芯片的外围区域),其它的一些由标准单元 ( t de )构成的逻辑电路象沙石一样填补这些 S ncH

a硬理会的剩余的区域，如图 l由于单个标准单元面。积比较小，形状组合比较随意，插放在硬之间，以可充分利用硬块之间空隙，大节省了芯片面积。中大图白色长方形为芯片要用到的各种硬，中间深色部分

硬 Bok面积的条件下， l c布通利用率这个值越高，说明芯片面积的利用率越高，芯片的面积就会越小。因此，要追求芯片面积最小的目标，就要在进行芯片版图的设计时，经过反复多次布局、线，布寻找到最高

布通利用率的那种布局方式。如何获得最高的布通利用率，以便减小芯片面积？我们从版图形状和布线

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