中山大学数电实验六 同步计数器的设计

数电实验六 同步计数器的设计 实验报告

一、实验预习

1、复习时序逻辑电路设计方法。

时序逻辑电路的基本设计步骤为：

化简

设计要求 -------→ 原始状态图 -------→ 最简状态图 -------→ 状态分配 -------→ 选触发器，求时钟、输出、状态、驱动方程 -------→ 画电路图 -------→ 检查电路能否自启

本实验采用集成下降沿J-K触发器74LS73构成时序电路，其外引线图和符号如下：

功能表如下： CP J K Qn Qn+1 功能 ↓ 0 0 0 0 保 ↓ 0 0 1 1 持 ↓ 0 1 0 0 清 ↓ 0 1 1 0 零 ↓ 1 0 0 1 置 ↓ 1 0 1 1 位 ↓ 1 1 0 1 翻 ↓ 1 1 1 0 转 __ _ 特性方程为：Qn+1 = JQn + KQn 状态转换表如下（X表示无关）： Qn Qn+1 J K 0 0 0 X 0 1 1 X 1 0 X 1 1 1 X 0 对每个位，作出其次态表，画出其J、K输入的卡诺图，化简后，即得输入方程。

2、按实验内容设计逻辑电路画出逻辑图（在实验内容与步骤中描述）

二、实验目的

熟悉J-K触发器的逻辑功能，掌握J-K触发器构成同步计数器。

三、实验仪器及器件

1、实验箱、万用表、示波器。

2、74LS73×2、74LS00×1、74LS08×2、74LS20×1

四、实验内容与步骤

1、用J-K触发器和门电路设计一个特殊的12进制计数器，其二进制的状态转换图为：

0001 → 0010 → 0011 → 0100 → 0101 → 0110 → 0111 → 1000 → 1001 → 1010 →1011 → 1100 → 0001 → ?

作出次态表如下： 当前状态 次态 Q3 Q2 Q1 Q0 Q3 Q2 Q1 Q0 0 0 0 1 0 0 1 0 0 0 1 0 0 0 1 1 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0 对Q0的J输入，作卡诺图如下： 00 01 Q1Q0 Q3Q20 0 0 0 1 1 1 1 1 0 1 1 1 1 0 0 0 0 1 0 0 0 1 1 0 0 1 1 0 0 0 1 0 1 0 1 0 1 0 1 11 10 2 00 01 11 10 X 1 1 1 X X X X X X X X 1 1 X 1 化简得Q0J = 1

对Q0的K输入，作卡诺图如下： 00 01 Q1Q0 Q3Q211 10 2 00 01 11 10 X X X X 1 1 X 1 1 1 X 1 X X X X 化简得Q0K = 1

对Q1的J输入，作卡诺图如下： 00 01 Q1Q0 Q3Q211 10 2 00 01 11 10 X 0 0 0 1 1 X 1 X X X X X X X X

化简得Q1J = Q0

对Q1的K输入，作卡诺图如下： 00 01 Q1Q0 Q3Q211 10 2 00 01 11 10 X X X X X X X X 1 1 X 1 0 0 X 0 化简得Q1K = Q0

对Q2的J输入，作卡诺图如下： 00 01 Q1Q0 Q3Q211 10 2 00 01 11 10 X X X 0 0 X X 0 1 X X 1 0 X X 0 化简得Q2J = Q1Q0

对Q2的K输入，作卡诺图如下： 00 01 Q1Q0 Q3Q211 10 2 00 01 11 10 X 0 1 X X 0 X X X 1 X X X 0 X X 化简得Q2K = Q1Q0 + Q3

对Q3的J输入，作卡诺图如下： 00 01 Q1Q0 Q3Q211 10 2 00 01 X 0 0 0 0 1 0 0 11 10 X X X X X X X X 化简得Q3J = Q2Q1Q0

对Q3的K输入，作卡诺图如下： 00 01 Q1Q0 Q3Q211 10 2 00 01 11 10 X X 1 0 X X X 0 X X X 0 X X X 0 化简得Q3K = Q2

用proteus 7.4 模拟连接如下：

将Q0、Q1、Q2、Q3的输出连接到实验箱右上角的0-1显示器，接连续脉冲后，观察得知驱动方程和电路连接都是正确的。

2、考虑增加一个控制变量D，当D=0时，计数器按内容1方式（顺时针）运行，当D=1时，无论计数器当前处于什么状态，计数器按内容1的反方向（逆时针）运行。本题为附加内容，因接线复杂，可用模拟软件测试结果。

五、实验心得与体会

1、这次实验是第一次设计时序逻辑电路，它与组合逻辑电路的设计有一些区别。时序逻辑电路的本态输出决定了次态输出，而组合逻辑电路的本态输出不影响次态输出。并且在组合逻辑电路中，可以用悬空代替高电平，在短时间的实验期间不会出错，但在时序逻辑电路中，不能用悬空代替高电平，凡是要求接“1”的，一定要接高电平，否则会出现错误的翻转。J-K触发器的清零

输入端在工作时一定要接高电平或连接到实验箱的清零端子。

2、设计时序逻辑电路时，如果输出出现错误，可以将连续脉冲改接单脉冲，并使其停留在错误状态前的上一个状态，用万用表测J-K输入端的电压差。如果测得电压差无误，则可能是驱动方程错误，或者器件损坏；如果电压差的高低电平有误，则是布线错误，需要将错误的线拆掉重装；如果电压差为一个不高不低的值（如1.4V左右），则可能是电路断路。这样检查就可以不用把所有的线拆掉重装，节约时间。

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