400MHz 12bit TIADC电路设计与误差校正

400MHz 12bit TIADC电路设计与误差校正

摘 要： 时域交错模数转换(TIADC)是目前高速高分辨率ADC设计的一种有效方案。通过一个400MHz 12bit ADC的PCB设计，阐述了TIADC设计中的一些普遍问题，在误差分析的基础上给出一种硬软件综合校正方法。实测结果表明了设计的有效性。 关键词： 时域交错模数转换；通道失配；Gram-Schmidt正交化；误差校正；有效数据位数

雷达、侦察、通信等领域对宽带、大动态信号的接收给模数转换(ADC)提出了更高的要求。对ADC而言，宽带意味着高的数据转换率，大动态则要求有高的量化位数[1]。目前单片ADC芯片很难做到两个指标都很高。采用时域交错模数转换器(TIADC)能够有效地解决两者的矛盾[5]，但同时也带来通道失配问题。本文试图通过一个400MHz 12bit ADC的PCB设计来分析TIADC设计中的一些问题。1 方案设计 ADC芯片的选择是方案设计中的首要问题。考虑到器件的性能指标、价格和可购性以及PCB设计复杂度等方面的因素，AD公司的AD9430是一款较优的选择。其量化位数为12bit，数据转换率可达210MS/s，内置采样保持器(S/H)可接收高达700MHz的满幅模拟信号[2]。时钟芯片选用Micrel公司的SY100EP32V，该芯片能完成二分频和ECL差动输出，最高工作频率大于4GHz，相位Jitter典型RMS仅0.2/s。方案采用两片AD9430并行时域交错采集的方式，使实际的采样频率达到400MHz，即使用200MHz时钟，ADC1在时钟上升沿采样，ADC2在时钟下降沿采样，两路采样数据合并后输出。其原理。400MHz正弦时钟信号经时钟芯片的二分频和单端转差分后，提供两片ADC所需200MHz的差分时钟。单端模拟信号经过传输变压器转换为差分信号后分两路分别送入ADC1和ADC2， 经过ADC采样量化后输出数字信号DO和数字时钟DCO。FPGA完成对两路输出数字信号的锁存和误差校正，最后以LVDS方式输出数据DATA和时钟CLK。

2 PCB设计 对高速系统而言，如何避免信号间串扰、最大限度地保证信号的完整性，在PCB的设计时需要周详考虑。ADC是模数混合集成芯片，除了一般高速电路PCB设计措施[4]外，还从以下几个方面做了重点考虑。2.1 电源和地的设计 ADC9430的供电[2]分为数字3.3V和模拟3.3V两种，时钟芯片SY100使用3.3V模拟电源，FPGA需用数字3.3V I/O电压和1.5V核电压。考虑工作电流和电源噪声等指标，设计中选用电源调整芯片LT1763和MIC29302提供相应的模拟和数字电压。 考虑到PCB上数字信号均采用差分对传送，地的处理参考评估板[2]采用了模拟地和数字地不分割但模拟和数字器件严格分区的方式，以保证每个信号都有最小的回流路径[4]。 为了保证电源良好的高频噪声抑制能力和实现一个低阻抗接地系统，四层PCB板中，2、3层为电源层和地层。电源线尽 量宽，元件层和背面信号层做敷铜填充接地处理。这样能减少电流密度，同时电源线和地层形成的大电容能起到良好的退藕作用。为减少连线电感，退藕电容应尽量靠近芯片电源引脚。2.2 信号输入电路设计 信号输入电路主要完成输入模拟信号的单端转差分功能和匹配器件与传输线阻抗。由SMA头输入的单端信号经射频变压器ADT1-1WT转为差分信号，之后经过低通和隔直后送入AD9430。为了避免引入噪声，输入电路没有任何有源器件。同时为了减少两路模拟信号的不平衡度，也没有采用功分器。2.3 时钟电路设计 由于两片ADC9430交错采样时钟高达200MHz，为了实现两片ADC9430的等间隔采样，设计中对两路时钟的占空比、抖动、频率、相位等都有很高的要求[2]。 实际设计中，将外部400MHz时钟信号2分频为200MHz作为输入AD9430的时钟输入，这样可以保证时钟信号50%的占空比， 实现ADC9430的等间隔采样（ADC9430内部也采用时钟上下沿交错采集技术）。 ADC1所需差分采样时钟由芯片SY100的同相和反相输出端共同提供，交换同相和反相输出端顺序则构成ADC2的时钟输入。这样就杜绝了因使用功分器和反相器而引入的两路时钟不平衡，最大限度地保证两路时钟的相位关

系。同时SY100本身的结构简洁，使得输出的差分时钟信号有精度高和抖动小的优点。 为减小其他信号对时钟的干扰，专门为时钟信号设计了单独的信号电流回流路径。2.4 LVDS传输方式 LVDS是一种低摆幅的差分信号传输技术，具有终端适配容易、功耗低、由fail-safe特性确保的高可靠性以及低成本等诸多优点，很适合高速数据传送。同时LVDS驱动和接收器不依赖于特定的供电电压，因此很容易迁移到低压供电的系统中，且性能不变。 由于两片ADC输出数据速率高达4.8Gb/s，为了降低串扰，ADC与FPGA之间的信号传输以及FPGA数据输出均采用LVDS规范[3]。2.5 阻抗匹配和布线 在高速电路设计中，阻抗匹配是保证信号完整性的重要条件。对于模拟信号和时钟信号输入电路，采用50?赘交流阻抗匹配方式。布线采用3W原则，即线距和线宽保持在3倍以上。LVDS传输线路的阻抗匹配和布线应符合规范要求。3 误差分析与校正 多路ADC通道失配会使转换结果产生失真并降低有效数据位数（ENOB），而设计TIADC必须面对和解决这一问题。通道失配误差种类很多[5，6]，对ENOB影响较大的可校正因素主要有ADC增益误差、通道间直流偏移误差以及时钟相位误差导致的非均匀采样。针对以上误差，可以分别从硬件和软件算法上进行校正。3.1 ADC增益误差 增益误差表现为两路ADC输出信号的幅度差异，可通过对转换输出乘上一个增益系数来校正，但是要在FPGA中实现大于200MHz的乘法运算代价很大。 从硬件角度考虑，由于ADC 转换的量化电平正比于参考电压，所以只要调整器件参考电压即可控制转换增益，实现原理。为了保证两路参考电压的相干性，图中以ADC1的内部参考电压Vref1为基准，经过精密运放调整后得到ADC2的参考电压Vref2。ADC9430的参考电压模式[2]有两种，通过相应引脚来控制，，通过对i(i=1，2)路ADC的输出数据li(n)求均值可估计直流偏移量di。计算如下： 式(1)中，E{}表示均值运算。直流偏移会受温度变化的影响，该偏移量必须在系统估计。3.3 相位、增益、直流偏移误差的同时校正 当采样率满足fs=4f0/(2l+1)且fs≥2B(其中f0、B分别为信号中心频率和带宽，l=0，1，2，…)时，可以把该两路ADC看作数字正交化采样。信号后续处理如果采用正交数字下变频时，两路ADC的相位误差同样反映在下变频输出的 I、Q两路信号中，于是可以对I、Q两路信号进行正交化校正，实现对

ADC和下变频误差的同时校正。 采用Gram-Schmidt正交化，设I、Q两路信号为： 由此得到的校正算法流程。详细误差分析和其他的校正方法[5-7]在此不作赘述。

4 ENOB实测结果 有效数据位数(ENOB)是ADC的关键指标之一，采用FFT测量方案，。高速ADC所需外部400MHz时钟由频综仪提供,模拟测试信号由任意波形发生器提供近满功率的单音信号[2]，测试中采用外同步技术保证信号源与时钟源相参，输出数据由后续信号处理板上FPGA内部逻辑分析仪得到。

ENOB计算如下： ENOB=(SINAD-1.76)/6.02 (8) 式(8)中，SINAD为信号的实际信噪比[1]（噪声包括高次谐波失真、杂散和宽带噪声等），可通过对输出数据做FFT后计算得到。TIADC输出数据幅度谱。由图5知，经过校正后，直流分量已消失，幅度、相位误差引起的频率杂散分量也得到较好的抑制。

TIADC是目前解决ADC高采样速率和高量化位数之间矛盾的一种有效设计方案。本文通过一个400MHz、12bit ADC的PCB设计，阐述了TIADC设计中的一些普遍问题，分析了通道失配来源，并结合工程实际给出了一种基于Gram-Schmidt正交化的硬软件校正方法。设计过程中始终遵循优先硬件设计再软件校正的设计原则。实测结果表明设计方案可行，硬件设计措施合理，校正算法有效。 通道失配是TIADC的固有缺陷，不可能通过硬件设计来消除，宽带信号全频段的实时校正仍是一个有待深入研究的问题。

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