河南大学《EDA》vhdl语言的高级使用技巧

EDA技术实用教程》课程设计论文

VHDL语言的高级使用技巧

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目 录

摘 要： ............................................................................................ 1

一 引言……………………………………………………………..1

二 VHDL语言概述………………………………………….……..4

2.1 VHDL简述………………………………….………………..4

2.2 VHDL语言特点 ...................................................................... 4

2.3 VHDL语言优势 ...................................................................... 5

2.4 VHDL电路设计 ...................................................................... 6

2.5 VHDL语言与C语言的区别………………………………...7

三 VHDL语言结构分析 ................................................................ 7

3.1 VHDL语言设计的基本单元及构成 ...................................... 7

3.2 VHDL语言的数据类型与运算操作符 ................................ 10

3.3 VHDL语言的主要描述语句..........................13

四 VHDL语言高级使用技巧—IP核………………………..…13

4.1 IP核的简介.....................................13

4.2 IP核的分类.....................................13

4.3 IP核的生成.....................................14

4.4 IP核的应用.....................................15

五 结论.............................................18

参考文献…………………………………………………………..18

摘要:通用存储器是数字系统中重要的模块,本文介绍了一种利用VHDL硬件描述语言实现可移植通用存储器IP核的思路与方法,实验研究表明,该方法具有可移植性强、扩展性及灵活性好的特点,有效地改善了数字系统设计的效率。

关键字:VHDL;RAM存储器;分布式RAM;块状RAM;IP核;FPGA

一 引言

随着现代EDA技术的发展,可编程逻辑器件已广泛应用于数字信号处理、网络通信、工业控制、计算机相关产品中;存储器是数字应用系统中必不可少的模块。在现代可编程逻辑器件的设计中,为了缩短设计周期,减少开发、调试的时间,通常利用芯片厂家提供的专用IP (Intellectual Property)核完成常见模块的设计。这种调用现有IP核的方法被广泛应用于存储器模块设计中。但是由于IP核的商业性、闭源性[1],使其在使用中,缺乏灵活性和可移植性。

本文重点讨论了用VHDL硬件描述语言,直接调用可编程逻辑器件底层的硬件资源完成可移植通用存储器IP核的设计思路、方法与实例,并给出了一种可在ISE和QuartusII 等设计平台编译下载的RAM随机访问存储器的VHDL语言源程序。

二 VHDL语言

1 VHDL语言概述

Very-High-Speed Integrated Circuit HardwareDescription Language,诞生于1982年。1987年底，VHDL被IEEE和美国国防部确认为标准硬件描述语言 。自IEEE-1076（简称87版)之后，各EDA公司相继推出自己的VHDL设计环境，或宣布自己的设计工具可以和VHDL接口。1993年，IEEE对VHDL进行了修订，从更高的抽象层次和系统描述能力上扩展VHDL的内容，公布了新版本的VHDL，即IEEE标准的1076-1993版本，简称93版。VHDL和Verilog作为IEEE的工业标准硬件描述语言，得到众多EDA公司支持，在电子工程领域，已成为事实上的通用硬件描述语言。 VHDL翻译成中文就是超高速集成电路硬件描述语言，主要是应用在数字电路的设计中。目前，它在中国的应用多数是用在FPGA/CPLD/EPLD的设计中。当然在一些实力较为雄厚的单位，它也被用来设计ASIC。

VHDL主要用于描述数字系统的结构，行为，功能和接口。除了含有许多具有硬件特征的语句外，VHDL的语言形式、描述风格以及语法是十分类似于一般的计算机高级语言。VHDL的程序结构特点是将一项工程设计，或称设计实体（可以是一个元件，一个电路模块或一个系统）

分成外部（或称可视部分,及端口)和内部（或称不可视部分），既涉及实体的内部功能和算法完成部分。在对一个设计实体定义了外部界面后，一旦其内部开发完成后，其他的设计就可以直接调用这个实体。这种将设计实体分成内外部分的概念是VHDL系统设计的基本点。

2 VHDL特点

与其他硬件描述语言相比，VHDL具有以下特点：

（1）.功能强大 设计灵活 VHDL具有功能强大的语言结构，可以用简洁明确的源代码来描述复杂的逻辑控制。它具有多层次的设计描述功能，层层细化，最后可直接生成电路级描述。VHDL支持同步电路、异步电路和随机电路的设计，这是其他硬件描述语言所不能比拟的。VHDL还支持各种设计方法，既支持自底向上的设计，又支持自顶向下的设计；既支持模块化设计，又支持层次化设计。

（2）.支持广泛 易于修改 由于VHDL已经成为IEEE标准所规范的硬件描述语言，目前大多数EDA工具几乎都支持VHDL，这为VHDL的进一步推广和广泛应用奠定了基础。在硬件电路设计过程中，主要的设计文件是用VHDL编写的源代码，因为VHDL易读和结构化，所以易于修改设计。

（3）.强大的系统硬件描述能力 VHDL具有多层次的设计描述功能，既可以描述系统级电路，又可以描述门级电路。而描述既可以采用行为描述、寄存器传输描述或结构描述，也可以采用三者混合的混合级描述。另外，VHDL支持惯性延迟和传输延迟，还可以准确地建立硬件电路模型。VHDL支持预定义的和自定义的数据类型，给硬件描述带来较大的自由度，使设计人员能够方便地创建高层次的系统模型。

（4）.独立于器件的设计 与工艺无关

设计人员用VHDL进行设计时，不需要首先考虑选择完成设计的器件，就可以集中精力进行设计的优化。当设计描述完成后，可以用多种不同的器件结构来实现其功能。

（5）.很强的移植能力

VHDL是一种标准化的硬件描述语言，同一个设计描述可以被不同的工具所支持，使得设计描述的移植成为可能。

（6）.易于共享和复用

VHDL采用基于库（Library）的设计方法，可以建立各种可再次利用的模块。这些模

块可以预先设计或使用以前设计中的存档模块，将这些模块存放到库中，就可以在以后的设计中进行复用，可以使设计成果在设计人员之间进行交流和共享，减少硬件电路设计

3 VHDL优势 （1）统设计领域最佳的硬件描述语言。强大的行为描述能力是避开具体的器件结构，从逻辑行为上描述和设计大规模电子系统的重要保证。

（2） VHDL丰富的仿真语句和库函数，使得在任何大系统的设计早期就能查验设计系统的功能可行性，随时可对设计进行仿真模拟。

（3） VHDL1 与其他的硬件描述语言相比，VHDL具有更强的行为描述能力，从而决定了他成为系语句的行为描述能力和程序结构决定了他具有支持大规模设计的分解和已有设计的再利用功能。符合市场需求的大规模系统高效，高速的完成必须有多人甚至多个代发组共同并行工作才能实现。

（4） 对于用VHDL完成的一个确定的设计，可以利用EDA工具进行逻辑综合和优化，并自动的把VHDL描述设计转变成门级网表。

（5） VHDL对设计的描述具有相对独立性，设计者可以不懂硬件的结构，也不必管理最终设计实现的目标器件是什么，而进行独立的设计。

4 VHDL电路设计

（1）设计电路优点

1.系统可大量采用芯片

2.采用系统前期仿真

3.降低了硬件电路设计难度.

（2） 设计电路方法

VHDL语言是一种可以描述硬件电路的功能，信号连接关系和定时关系的语言。利用硬件描述语言编程来表示逻辑器件与系统硬件的功能和行为，是该设计方法的一个重要特征。

采用自上而下（Ｔop Down）的设计方法，就是从系统的总体要求出发，自上而下地逐步将设计内容细化，最后完成系统硬件的总体设计。

（3） 设计电路层次

第一层次是行为描述。实质上就是对整个系统的数学模型的描述（抽象程度高）。

第二层次是RTL方式描述，又称寄存器传输描述（数据流描述），以实现逻辑综合。 第三层次是逻辑综合，就是利用逻辑综合工具，将RTL方式描述的程序转换成用基本逻辑元件表示的文件（门级网络表）。在门电路级上再进行仿真，并检查定时关系。

（4） 完成硬件设计后的选择

1.由自动布线程序将网络表转换成相应的ASIC芯片制造工艺，作出ASIC芯片。

2.将网络表转换成FPGA编程代码，利用FPGA器件完成硬件电路设计。

（5）设计电路流程

5 VHDL与C语言的区别

VHDL，是硬件描述性语言。C语言，是软件编程语言。

从语言的基本语法方面来看，两种语言，有很多共同点。什么变量、顺序、循环等

语法方面都很多相同的地方。但是，如果你用C语言开发的思想来考虑VHDL语言的开发，就会报很多错。

VHDL的开发，不单单是软件的开发，它其实是硬件电路图的开发。只不过它的实

现方式是用软件，而不是硬件实物。在用VHDL语言开发的时候，脑子里要有一张电路图。而

在一个process里面，只能有一个rising_edge。在多个process的通信中，同一个signal，不能同时做多个process里面的输出信号输入信号。（如果把process的处理想像成电路接线，你就会发现为什么会这样了。）

三 可编程逻辑器件的存储器结构与实现

1 FPGA芯片的存储器结构

随着通用存储器在应用系统中普遍的使用,各大可编程器件的厂商均在自己的FPGA芯片内嵌入了专用的RAM结构,按照在芯片内的分布情况可以分为分布式(Distribute) RAM和块状(Block)RAM。本文主要讨论Xilinx公司的FPGA结构,其思路、方法对其他公司的FPGA结构也适用。

（1） 块状RAM

块状RAM是分布FPGA芯片内部的嵌入式专用同步双口RAM存储单元,通常沿芯片的边缘垂直边排列如图1、图2所示,是FPGA的一个重要资源。高端FPGA的片内RAM规模越来越大,应用也越来越广泛,是SOPC(可编程片上系统)的有力硬件支持。使用片内块状 RAM可以实现单口RAM、双口RAM、同步/异步FIFO、ROM、CAM、大型查找表、数据宽度转换器、循环缓冲器和移位寄存器等常用单元模块,每种应用都支持不同的数据宽度和深度。块状RAM的性能比其他形式的RAM性能优越。又由于是专用的RAM,写入读出通路没有其他逻辑电路,而且嵌入在FPGA内部,与外挂的RAM相比,读写到片内逻辑的延时是相当小的,再加上专用RAM的双读/写同步方式,很容易达到设计的要求。块状RAM之间有专用的布线资源,当RAM容量很大时,也不会影响速度。使用块状RAM与使用外部RAM相比,可以简化印制版(PCB)的设计与制作,提高系统的稳定性[2]。

（2）分布式RAM

分布式RAM是利用可配置逻辑模块(CLB)中的查找表(LUT)设计实现的存储器资源。可编程逻辑器件底层单元一般由触发器(FF)和查找表(LUT)组成,Xilinx的底层可编程硬件资源叫SLICE,由2个FF和2个LUT组成,每个CLB模块中有两个SLICE单元,而Altera的底层可编程硬件资源叫LE,由1个FF和1个LUT组成。分布式RAM分布在每个LC中,可以将一个LC

作为16×1的同步RAM使用,也可以将两个LC联合起来作为16×2、32×1的同步RAM或者16×1的双口RAM使用,如图3所示。通过级连分布式RAM也可以实现更大容量的存储器[3]。

这种结构的存储器完全由可编程逻辑器件片内资源来实现,结构比较灵活,具有高速的特点,但存储宽度和深度受片内资源限制比较有限,存储容量较小,通常应用于小数据缓冲器、FIFO或寄存器文件,在DSP系统设计中较为常见。

（3） 块状RAM与分布式RAM的使用

在一般情况下,系统需要存储一定的数据时,最好使用块状RAM。无论是在资源的合理利用方面,还是稳定性方面,块状RAM都是最好的选择。在要求高速且存储容量较小的情况下也可以使用分布式RAM。但其要占用FPGA芯片内数量有限的触发器资源,所以一般建议当所设计的RAM容量超过1kb时就使用块状RAM。另外由于FPGA芯片内部嵌入的是同步RAM存储单元,在某些设计中如需要使用异步存储器,就必须使用分布式RAM,从而实现异步存储。

四 通用存储器的实现

为了调用FPGA芯片内的存储器资源,通常利用芯片厂商提供的工程软件直接调用所提供的通用存储器IP核,按要求设定参数后,直接生成可以在工程中调用的存储器模块。这种方法的优点是方便、快捷,可以缩短设计周期。但是由于IP核本质是具有知识产权的商业软件,其商业性及源代码的封闭性,决定了IP核在使用过程中不可能像开源VHDL代码一样,具有极高的灵活性、扩展性与可移植性;以下就结合代码分析一种基于VHDL语言实现通用存储器描述的思路及方法。

1 VHDL语言设计思路

用VHDL实现RAM存储器时,RAM进程的触发信号有时钟信号、片选信号和写信号。时钟信号的上升沿到来时,若片选信号和写信号均为1,这时从数据总线输入的数据被写入地址总线上地址制定的存储单元中,完成RAM的写操作。当时钟信号的上升沿到来时,若片选信号为

1、写信号为0,则数据将从相应的存储单元通过数据总线读出,完成RAM的读操作。

为了使代码使用灵活、方便,且具有良好的通用性、可重构性及可移植性,在存储宽度和深度的定义及同步、异步读模式、块状RAM与分布式RAM使用选择定义的过程中,必须利用在VHDL语言中的类属性定义来实现。使用时根据设计需要更改类属性定义参数,即可完成所需

类型RAM的设计。

在进程设计过程中,为了使程序能根据设计要求生成不同类型的RAM,整个程序包括了三个子进程,同时利用VHDL语言中的配置语句,根据类属性的定义完成对不同类型RAM生成子进程的选择,生成设计需要的RAM模块。程序流程如图4所示。

根据以上设计思路,实现具有3种模式选择、任意大小与数据宽度的RAM模型,这三种模式分别为:(1)调用分布式RAM资源实现的单口异步读RAM;(2)调用分布式 RAM资源实现的单口同步读带同步清零信号的RAM;(3)调用块状RAM资源实现的单口同步读的RAM。例化后RAM模型的引脚图如图5所示。

2 仿真测试

为了仿真需要,假定需要设计一个1024*8位的单口同步读带同步清零信号分布式RAM,对类属性进行按要求设定后,综合报告如下:

Macro Statistics--宏模块数据报告

# LUT RAMs: 1---调用LUT单元

1024x8-bit single-port distributed RAM:1---创建了1024*8b的单口分布式RAM # Registers : 1---调用寄存器

8-bit register: 1---创建了8位同步寄存器模块

可以看出通过调用可编程芯片内底层的RAM资源,生成了所要求的1024*8位的单口同步读带同步清零信号分布式RAM。在ModelSim仿真软件输入波形图,仿真结果入图6所示,从时序仿真结果图可以看出设计的正确性。

下载到Altera公司提供的ACEX1K系列的芯片EP1K30QC208-2和Xilinx公司的Spantan II系列芯片 xc2s50-pq208 的实验平台上验证,结果均正确,达到了预期的设计目标[4] [5]。

3 基于硬件描述语言的可移植存储器IP核的优势

基于VHDL语言实现的通用存储器IP核经过实验验证,可以在ISE和QuartusII 等设计平台上通过综合、编译,直接调用可编程逻辑芯片的底层资源完成设计。同时使用者可以根据设计需要修改参数,灵活的生成各种模式不同大小的通用存储器。根据不同的设计要求,还可以对代码进行优化、修改,使之增加额外的功能,如自校检、自初始化等等。因此与传统软件化的IP核相比,此方法具备很高的可移植性,及可重构性,同时也具备了良好的灵活性与可扩

展性。

五 结束语

本文以硬件描述语言作为手段,介绍了基于VHDL语言的一种高级使用技巧——可移植通用存储器IP核的实现思路和方法及其应用扩展,并举出了基于VHDL语言实现的一种可移植RAM存储器实验模型。由于VHDL的使用很灵活,我们只给出程序的主框架及参考算法,具体细节及功能扩展,使用者可根据要求对代码进行完善,通过各种仿真及测试,达到最优编译效果,完成设计。以上实验研究表明,采用基于VHDL语言实现的可移植通用存储器IP核能很好地解决在数字系统设计中重构性、移植性、灵活性及扩展性的要求,提高了系统设计的效率,其思想方法,具有一定的应用价值和应用前景。

参考文献：

[1] 曾繁泰,陈美金.VHDL程序设计.清华大学出版社.2000,8.

[2] 黄智伟,王彦.FPGA系统设计与实践.电子工业出版社.2005,1.

[3] 孙航.Xilinx可编程逻辑器件高级应用与设计技巧.电子工业出版社.2004,8.

[4] Quartus II Help Version 6.0.Copyright 1995-2006 Altera Corporation.

[5] Xilinx Corporation XAPP464 (v2.0)Copyright March 1. 2005.

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