微机原理1-5章作业答案

第一章 作业答案

1.2 以集成电路级别而言，计算机系统的三个主要组成部分是什么？

中央处理器、存储器芯片、总线接口芯片 1.3 阐述摩尔定律。

每18个月，芯片的晶体管密度提高一倍，运算性能提高一倍，而价格下降一半。

1.5 什么是SoC？什么是IP核，它有哪几种实现形式？

SoC：系统级芯片、片上系统、系统芯片、系统集成芯片或系统芯片集等，从应用开发角度出发，其主要含义是指单芯片上集成微电子应用产品所需的所有功能系统。

IP核：满足特定的规范和要求，并且能够在设计中反复进行复用的功能模块。它有软核、硬核和固核三种实现形式。

1.8 什么是嵌入式系统？嵌入式系统的主要特点有哪些？

概念：以应用为中心，以计算机技术为基础，软硬件可裁剪，适应应用系统对功能、可靠性、成本、体积和功耗的严格要求的专用计算机系统，即“嵌入到应用对象体系中的专用计算机系统”。

特点：1、嵌入式系统通常是面向特定应用的。

2、嵌入式系统式将先进的计算机技术、半导体技术和电子技术与各个行业的具体应用相结合的产物。

3、嵌入式系统的硬件和软件都必须高效率地设计，量体裁衣、去除冗余，力争在同样的硅片面积上实现更高的性能。

4、嵌入式处理器的应用软件是实现嵌入式系统功能的关键，对嵌入式处理器系统软件和应用软件的要求也和通用计算机有以下不同点。

① 软件要求固体化，大多数嵌入式系统的软件固化在只读存储器中； ② 要求高质量、高可靠性的软件代码；

③ 许多应用中要求系统软件具有实时处理能力。

5、嵌入式系统和具体应用有机的结合在一起，它的升级换代也是和具体产品同步进行的，因此嵌入式系统产品一旦进入市场，就具有较长的生命周期。

6、嵌入式系统本身不具备自开发能力，设计完成以后用户通常也不能对其

中的程序功能进行修改，必须有一套开发工具和环境才能进行开发。

第二章 作业答案

2.2 完成下列逻辑运算

（1） 101+1.01 = 110.01 （2） 1010.001-10.1 = 111.101

（3） -1011.0110 1-1.1001 = -1100.1111 1 （4） 10.1101-1.1001 = 1.01 （5） 110011/11 = 10001 （6） (-101.01)/(-0.1) = 1010.1

2.3 完成下列逻辑运算

（1） 1011 0101∨1111 0000 = 1111 0101 （2） 1101 0001∧1010 1011 = 1000 0001 （3） 1010 1011⊕0001 1100 = 1011 0111

2.4 选择题

(1)A （2） B （3）A （4）BCD （5）D,C

2.5通常使用逻辑运算代替数值运算是非常方便的。例如，逻辑运算AND将两个位组合的方法同乘法运算一样。哪一种逻辑运算和两个位的加法几乎相同？这样情况下会导致什么错误发生？

逻辑运算异或（XOR）和两个位的加法几乎相同。问题在于多个bit乘法和加运算无法用AND或XOR运算替代，因为逻辑运算没有相应的进位机制。

2.6 假设一台数码相机的存储容量是256MB，如果每个像素需要3个字节的存储空间，而且一张照片包括每行1024个像素和每列1024个像素，那么这台数码相机可以存放多少张照片？

解：每张照片所需空间为：1024*1024*3=3MB

则256M可存照片数为：256MB/3MB≈85张。

2.14某测试程序在一个40 MHz处理器上运行，其目标代码有100 000条指令，由如下各类指令及其时钟周期计数混合组成，试确定这个程序的有效CPI、MIPS的值和执行时间。

指 令 类 型 整数算术 数据传送 指 令 计 数 45 000 32 000 时钟周期计数 1 2 浮点数 控制传送 32*2+0.15*2+0.08*2=1.55 MIPS=40/1.55=25.8

15 000 8000 2 2 CPI=(45000/100000)*1+(32000/100000)*2+(15000/100000)*2+(8000/100000)*2=0.45*1+0.

执行时间T=(100000*1.55)*(1/(40*106) )=15.5/4*10（-3）= 3.875*10（-3） s= 3.875ms 2.15 假设一条指令的执行过程分为“取指令”、“分析”和“执行”三段，每一段的时间分别为?t,2?t和3?t。在下列各种情况下，分别写出连续执行n条指令所需要的时间表达式。 解：

∧∧∧

（1） 顺序执行方式

T= (?t+2?t+3?t)*n=6n?t （2） 仅“取指令”和“执行”重叠

当“取指令”和“执行”重叠时，指令的执行过程如图所示：

第1条指令执行完的时间：t1=?t+2?t+3?t=6?t 第2条指令执行完的时间：t2= t1+5?t=6?t+5?t*1 第3条指令执行完的时间：t3= t2+5?t=6?t+5?t*2 ?

第n条指令执行完的时间：tn= tn-1+?t=6?t+5?t*（n-1）=(1+5n)?t

（3） “取指令”、“分析”和“执行”重叠

当“取指令”、“分析”和“执行”重叠时，指令的执行过程如图所示：

第1条指令执行完的时间：t1=?t+2?t+3?t=6?t 第2条指令执行完的时间：t2= t1+3?t=6?t+3?t*1 第3条指令执行完的时间：t3= t2+3?t=6?t+3?t*2

?

第n条指令执行完的时间：tn= tn-1+3?t=6?t+3?t*（n-1）=(3+3n)?t

第三章 作业答案

3.1处理器有哪些功能？说明实现这些功能各需要哪些部件，并画出处理器的基本结构图。

处理器的基本功能包括数据的存储、数据的运算和控制等功能。其有5个主要功能：①

指令控制②操作控制③时间控制④数据加工⑤中断处理。其中，数据加工由ALU、移位器和寄存器等数据通路部件完成，其他功能由控制器实现。处理器的基本结构图如下：

数据传送到内存数据来自内存数据传送到内存指令来自内存控制器寄存器组整数单元数据通路处理器浮点单元

3.2处理器内部有哪些基本操作？这些基本操作各包含哪些微操作？

处理器内部的基本操作有：取指、间接、执行和中断。其中必须包含取指和执行。 取指包含微操作有：经过多路器把程序计数器的值选送到存储器，然后存储器回送所期望的指令并将其写入指令寄存器，与此同时程序计数器值加1，并将新值回写入程序计数器。

间接有4个CPU周期，包含微操作有：第1周期把指令寄存器中地址部分的形式地址转到地址寄存器中；第2周期完成从内存取出操作数地址，并放入地址寄存器；第3周期中累加器内容传送到缓冲寄存器，然后再存入所选定的存储单元。

执行包含微操作有：在寄存器中选定一个地址寄存器，并通过多路器将值送到存储器；来自于存储器的数据作为ALU的一个原操作数，另一个原操作数则来自于寄存器组中的数据寄存器，它们将一同被送往ALU的输入；ALU的结果被写入寄存器组。

中断包含微操作有：保护断点及现场，查找中断向量表以确定中断程序入口地址，修改程序指针，执行完毕后恢复现场及断点。

3.3什么是冯·诺伊曼计算机结构的主要技术瓶颈？如何克服？

冯·诺伊曼计算机结构的主要技术瓶颈是数据传输和指令串行执行。可以通过以下方案克服：采用哈佛体系结构、存储器分层结构、高速缓存和虚拟存储器、指令流水线、超标量等方法。

3.5指令系统的设计会影响计算机系统的哪些性能？

指令系统是指一台计算机所能执行的全部指令的集合，其决定了一台计算机硬件主要性能和基本功能。指令系统一般都包括以下几大类指令。：1）数据传送类指令。（2）运算类指令 包括算术运算指令和逻辑运算指令。（3）程序控制类指令 主要用于控制程序的流向。（4）输入/输出类指令 简称I/O指令，这类指令用于主机与外设之间交换信息。

因而，其设计会影响到计算机系统如下性能: 数据传送、算术运算和逻辑运算、程序控制、输入/输出。另外，其还会影响到运算速度以及兼容等。

3.9某时钟速率为2.5GHz的流水式处理器执行一个有150万条指令的程序。流水线有5段，并以每时钟周期1条的速率发射指令。不考虑分支指令和乱序执行带来的性能损失。

a)同样执行这个程序，该处理器比非流水式处理器可能加速多少？ b)此流水式处理器是吞吐量是多少（以MIPS为单位）？

T串nm=?5速度几乎是非流水线结构的5倍。 解：a.）Sp?T流水m?n?1b.）Tp?nT流水?2500MIPS

3.10一个时钟频率为2.5 GHz的非流水式处理器，其平均CPI是4。此处理器的升级版本引入了5级流水。然而，由于如锁存延迟这样的流水线内部延迟，使新版处理器的时钟频率必须降低到2 GHz。

(1) 对一典型程序，新版所实现的加速比是多少？ (2) 新、旧两版处理器的MIPS各是多少？

解：（1）对于一个有N条指令的程序来说：

非流水式处理器的总执行时间T0?(4?N)/(2.5?109)?1.6N?10?9s

5级流水处理器的总执行时间T1?(N?5?1)/(2?109)?((N?4)/2)?10?9s

加速比=

T03.2N，N很大时加速比≈3.2 ?T1N?4（2）非流水式处理器CPI=4，则其执行速度=2500MHz/4=625MIPS。

5级流水处理器CPI=1，则其执行速度=2000 MHz /1=2000 MIPS。

3.11随机逻辑体系结构的处理器的特点是什么？详细说明各部件的作用。

随机逻辑的特点是指令集设计与硬件的逻辑设计紧密相关，通过针对特定指令集进行硬件的优化设计来得到逻辑门最小化的处理器，以此减小电路规模并降低制造费用。

主要部件包括：产生程序地址的程序计数器，存储指令的指令寄存器，解释指令的控制逻辑，存放数据的通用寄存器堆，以及执行指令的ALU等几个主要部分构成。

3.13 什么是微代码体系结构？微指令的作用是什么？

在微码结构中，控制单元的输入和输出之间被视为一个内存系统。控制信号存放在一个微程序内存中，指令执行过程中的每一个时钟周期，处理器从微程序内存中读取一个控制字作为指令执行的控制信号并输出。

微指令只实现必要的基本操作，可以直接被硬件执行。通过编写由微指令构成的微代码，可以实现复杂的指令功能。微指令使处理器硬件设计与指令集设计相分离，有助于指令集的修改与升级，并有助于实现复杂的指令。

3.14微码体系结构与随机逻辑体系结构有什么区别？

（1） 指令集的改变导致不同的硬件设计开销。

在设计随机逻辑结构时，指令集和硬件必须同步设计和优化，因此设计随机逻辑的结构比设计微码结构复杂得多，而且硬件和指令集二者中任意一个变化，就会导致另外一个变化。

在微码结构中，指令设计通过为微码ROM编写微码程序来实现的，指令集的设计并不直接影响现有的硬件设计。因此，一旦修改了指令集，并不需要重新设计新的硬件。 （2） 从性能上比较

随机逻辑在指令集和硬件设计上都进行了优化，因此在二者采用相同指令集时随机逻辑结构要更快一些。但微码结构可以实现更复杂指令集，因此可以用较少的指令完成复杂的功能，尤其在存储器速度受限时，微码结构性能更优。

3.15说明流水线体系结构中的5个阶段的操作。能否把流水线结构分为6阶段？如果可能，试给出你的方案。

流水线若分为5个阶段应包括：取指，译码，取操作数，执行，数据回写

流水线若分为6个阶段应包括：取指，译码，取操作数，执行，存储器操作，数据回写

第四章 作业答案

4.3 微机系统中总线层次化结构是怎样的？

按总线所处位置可分为：片内总线、系统内总线、系统外总线。

按总线功能可分为： 地址总线、数据总线、控制总线。

按时序控制方式可分为：同步总线 、异步总线。 按数据格式可分为： 并行总线、串行总线。

4.4 评价一种总线的性能有那几个方面？

总线时钟频率、总线宽度、总线速率、总线带宽、总线的同步方式和总线的驱动能力等。

4.5 微机系统什么情况下需要总线仲裁？总线仲裁有哪几种？各有什么特点？

总线仲裁又称总线判决，其目的是合理的控制和管理系统中多个主设备的总线请求，以避免总线冲突。当多个主设备同时提出总线请求时，仲裁机构按照一定的优先算法来确定由谁获得对总线的使用权。

集中式（主从式）控制和分布式（对等式）控制。集中式特点：采用专门的总线控制器或仲裁器分配总线时间，总线协议简单有效，总体系统性能较低。分布式特点：总线控制逻辑分散在连接与总线的各个模块或设备中，协议复杂成本高，系统性能较高。 4.6总线传输方式有哪几种？同步总线传输对收发模块有什么要求？什么情况下应该采用异步传输方式，为什么？

总线传输方式按照不同角度可分为同步和异步传输，串行和并行传输，单步和突发方式。同步总线传输时，总线上收模块与发模块严格按系统时钟来统一定时收发模块之间的传输操作。异步总线常用于各模块间数据传送时间差异较大的系统，因为这时很难同步，采用异步方式没有固定的时钟周期，其时间可根据需要可长可短。

4.14发送时钟和接收时钟与波特率有什么关系？ 其关系如下：

发/收时钟频率=n*(发/收波特率) (其中n=1,16,64)

实际应用中可根据要求传输的时钟频率和所选择的倍数n来计算波特率。

第五章 作业答案

5.10 用16K×1位的DRAM芯片组成64K×8位存储器，要求： (1) 画出该存储器的组成逻辑框图。

(2) 设存储器读/写周期为0.5μS, CPU在1μS内至少要访问一次。试问采用哪种刷新方式比较合理？两次刷新的最大时间间隔是多少？对全部存储单元刷新一遍所需的实际刷新时间是多少？

（1）组建存储器共需DRAM芯片数N=（64K*8）/（16K*1）=4*8（片）。

每8片组成16K×8位的存储区， A13~A0作为片内地址，用A15、A14经2:4译码器产生片选信号

，逻辑框图如下（图有误：应该每组8片，每片数据线为1根）

（2）设16K×8位存储芯片的阵列结构为128行×128列，刷新周期为2ms。因为刷新每行需0.5μS，则两次（行）刷新的最大时间间隔应小于：

为保证在每个1μS内都留出0.5μS给CPU访问内存，因此该DRAM适合采用分散式或异步式刷新方式，而不能采用集中式刷新方式。

? 若采用分散刷新方式，则每个存储器读/写周期可视为1μS，前0.5μS用于读写，后0.5μS用于刷新。相当于每1μS刷新一行，刷完一遍需要128×1μS＝128μS，满足刷新周期小于2ms的要求；

? 若采用异步刷新方式，则应保证两次刷新的时间间隔小于15.5μS。如每隔14个读写周期刷新一行，相当于每15μS刷新一行，刷完一遍需要128×15μS＝1920μS，满足刷新周期小于2ms的要求；

需要补充的知识：

刷新周期：从上一次对整个存储器刷新结束到下一次对整个存储器全部刷新一遍为止的时间间隔。刷新周期通常可以是2ms，4ms或8ms。

DRAM一般是按行刷新，常用的刷新方式包括：

? 集中式：正常读/写操作与刷新操作分开进行，刷新集中完成。

特点：存在一段停止读/写操作的死时间，适用于高速存储器。

（DRAM共128行，刷新周期为2ms，读/写/刷新时间均为0.5μS）

? 分散式：一个存储系统周期分成两个时间片，分时进行正常读/写操作和刷新操作。

特点：不存在停止读/写操作的死时间，但系统运行速度降低。

（DRAM共128行，刷新周期为128μs，tm＝0.5μS为读/写时间，tr＝0.5μS为刷新时间，

tc＝1μS为存储周期）

? 异步式：前两种方式的结合，每隔一段时间刷新一次，只需保证在刷新周期内对整

个存储器刷新一遍。

5.11若某系统有24条地址线，字长为8位，其最大寻址空间为多少？现用 SRAM2114(1K*4)存储芯片组成存储系统，试问采用线选译码时需要多少个2114存储芯片？

该存储器的存储容量=224 *8bit=16M字节

需要SRAM2114(1K*4)存储芯片数目：14*（2/组）片=28片

5.12 在有16根地址总线的机系统中画出下列情况下存储器的地址译码和连接图。

（1）采用8K*1位存储芯片，形成64KB存储器。 （2）采用8K*1位存储芯片，形成32KB存储器。 （3）采用4K*1位存储芯片，形成16KB存储器。

由于地址总线长度为16，故系统寻址空间为2?位宽?64K?位宽bit

（1）8K*1位存储芯片地址长度为13，64KB存储器需要8组,每组8片8K*1位存储芯片，故总共需要16根地址总线，地址译码为：

A15 A14 A13 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0 0 0 0 0 0 0 0 0 1 0 0 1 0 1 0 0 1 0 0 1 1 0 1 1 0 1 0 1 0 1 0 1 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 16第一组 0000H~ 地址范围 1FFFH 第二组 共需8组8K*1位存储地址范围 第三组 芯片 红色为片选 地址范围 2000H~ 3FFFH 4000H~ 5FFFH 第四组 6000H~ 地址范围 7FFFH 第五组 8000H~ 地址范围 9FFFH 1 0 0 1 0 0 0 1 0 1 0 1 0 1 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 第六组 0A000H~ 1 0 1 地址范围 0BFFFH 1 0 1 第七组 0C000H~ 1 1 0 地址范围 0DFFFH 1 1 0 第八组 0E000H~ 1 1 1 地址范围 0FFFFH 1 1 1 Q0Q1Q2Q3Q4Q5Q6Q7其连线图如下：图有误：应该每组8片，每片数据线为1根

CS74LS138ENA15A14A13CBAA0~A12ABRDWR8CSABRDDWR7CS...DABRDWR2CSABRDDWR1CSD8K*1位存储芯片数据总线D

（2）8K*1位存储芯片地址长度为13，32KB存储器需要4组*8片=32片8K*1位存储芯片故总共需要15根地址总线，地址译码为：

A15 A14 A13 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0 0 0 0 0 0 0 0 0 1 0 0 1 0 1 0 0 1 0 0 1 1 0 1 1 0 1 0 1 0 1 0 1 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 第一组 0000H~ 地址范围 1FFFH 第二组 共需4组8K*1位存储地址范围 第三组 芯片 红色为片选 地址范围 2000H~ 3FFFH 4000H~ 5FFFH 第四组 6000H~ 地址范围 7FFFH 其连线图如下：图有误：应该每组8片，每片数据线为1根

CSENA15A14A13CBAQ0Q1Q2Q3Q4Q5Q6Q774LS138CSA0~A12ABRDWR4ABRDDWR3CSABRDDWR2CSABRDDWR1CSD8K*1位存储芯片数据总线D

（3）4K*1位存储芯片地址长度为12，16KB存储器需要（4组*8片=32片）4K*1位存储芯片故总共需要14根地址总线，地址译码为：

A15 A14 A13 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 1 0 0 1 0 0 1 0 0 1 1 0 0 1 1 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 第一组 0000H~ 地址范围 0FFFH 第二组 共需4组4K*1位存储地址范围 第三组 芯片 红色为片选 地址范围 1000H~ 1FFFH 2000H~ 2FFFH 第四组 3000H~ 地址范围 3FFFH 其连线图如下：图有误：应该每组8片，每片数据线为1根 方案一：

CSA15A14A13A12ENCBAQ0Q1Q2Q3Q4Q5Q6Q774LS138CSA0~A11ABRDWR4ABRDDWR3CSABRDDWR2CSABRDDWR1CSD4K*1位存储芯片数据总线D方案二：

CSQ0Q1Q2Q3Q4Q5Q6Q7A12A12A0~A11CS4DCS3DCS2DCS1D74LS138ENA15A14A13CBAABRDWRABRDWRABRDWRABRDWR8K*1位存储芯片数据总线D

5.13试为某8位计算机系统设计一个具有8KB ROM和40KB RAM的存储器。要求ROM用EPROM芯片2732组成，从0000H地址开始；RAM用SRAM芯片6264组成，从4000H地址开始。

查阅资料可知，2732容量为4K×8(字选线12根)，6264容量为8K×8(字选线13根)，因此本系统中所需芯片数目及各芯片地址范围应如下表所示：

0000H~ 0FFFH 1000H~ 1FFFH A15 A14 A13 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 1 0 0 1 1 0 1 1 1 0 0 1 0 0 1 0 1 1 0 1 0 0 1 1 0 1 0 1 0 1 0 1 0 1 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 第一片 共需2片2732构成系地址范围 统ROM 第二片 红色为片选 地址范围 第一片 4000H~ 地址范围 5FFFH 第二片 6000H~ 地址范围 7FFFH 共需5片6264构成系第三片 8000H~ 统RAM 地址范围 9FFFH 红色为片选 第四片 0A000H~ 地址范围 0BFFFH 第五片 0C000H~ 1 1 0 地址范围 0DFFFFH 1 1 0

硬件连线方式之一如下图所示：

CS 38 6 A15 A14 A13 A12 A0-A11 RD WR D0-D7 AB CS AB CS EN 译 C 2 码B 1 A 器 0 ?? 未用 ?? A0-A12 RD WR AB CS AB CS 2732 1 WR D0-7 2732 2 WR D0-7 6264 RD 1 WR D0-7 ?? 6264 RD 5 WR D0-7

说明：

①8位微机系统地址线一般为16位。采用全译码方式时，系统的A0～A12直接与6264的13根地址线相连，系统的A0～A11直接与2732的12根地址线相连。片选信号由74LS138译码器产生，系统的A15～A13作为译码器的输入。

②各芯片的数据总线（D0~D7）直接与系统的数据总线相连。 ③各芯片的控制信号线（RD、WR）直接与系统的控制信号线相连。

5.14试根据下图EPROM的接口特性，设计一个EPROM写入编程电路，并给出控制软件的流程。（不作要求）

+5VD0~D7O0~O7A0~A7A0~A13CEPGMVCCVPPGND

高位地址译码编程控制信号RD+12VOE

EPROM写入编程电路设计如下图所示：

D0~D7+5VO0~O7A0~A7A0~A13CEPGMVCCVPPGND+12V控制模块高位地址译码编程控制信号RDOE

控制软件流程： （1） 上电复位；

（2） OE信号为电平”1”无效（写模式），PGM信号为电平”0”有效（编程控制模式），

软件进入编程状态，对EPROM存储器进行写入编程操作；

（3） 高位地址译码信号CE为电平”0” 有效，对存储器对应0000H~3FFFH地址的数

据依次进行写入操作。

（4） 高位地址译码信号CE为电平”0”有效，OE信号为电平”0”有效（读模式），对

存储器对应0000H~3FFFH地址的数据依次进行读操作。

（5） 把写入的数据与读入的数据进行比较，以验证写入的正确性。

5.15试完成下面的RAM系统扩充图。假设系统已占用0000~ 27FFH段内存地址空间，并拟将后面的连续地址空间分配给该扩充RAM。

A15 A14 A13 A12 A11

系统 A10

译码器输出 /Q0 /Q1 /Q2 /Q3 /Q4 /Q5 00 A15~A14 A13 0 0 0 0 1 1 A12 0 0 1 1 0 A11 0 1 0 1 0 A10~A0 地址空间 0000H~07FFH 0800H~0FFFH 1000H~17FFH 1800H~1FFFH 2000H~27FFH 2800H~2BFFH 2C00H~2FFFH 0000000000~11111111111 0 1 0 0000000001 ~1111111111 /Q6 /Q7 1 1 1 1 0 1

下面方案的问题：

1． 地址不连续，驱动设计可能会比较麻烦； 2． 地址重复，浪费系统地址空间；

3． 不容易理解，实际上使用可能会有问题；

5.16某计算机系统的存储器地址空间为A8000H~CFFFFH，数据总线位宽为16bit，若采用单片容量为16K*1位的SRAM芯片， （1）系统存储容量为多少？

（2）组成该存储系统共需该类芯片多少个？ （3）整个系统应分为多少个芯片组？

（1）该计算机系统的存储器地址空间为A8000H~CFFFFH，系统存储容量为：

(D0000H-A8000H)?8bit=28000H*8bit=160KB

（2）单片容量为16K*1为的SRAM芯片的存储容量为16Kbit=2KB 组成该存储系统共需该类芯片160KB/2KB=80个

（3）系统的数据位宽为16bit，则每组芯片组需要16个单片容量为16K*1为的SRAM

芯片所有整个系统应分为80/16=5个芯片组。

5.17 由一个具有8个存储体的低位多体交叉存储体中，如果处理器的访存地址为以下八进制值。求该存储器比单体存储器的平均访问速度提高多少（忽略初启时的延时）？

（1）10018，10028，10038，…，11008 （2）10028，10048，10068，…，12008 （3）10038，10068，10118，…，13008

此处题目有误，10018应为

10018，依次类推

低位多体交叉存储体包含8个存储体，故处理器每次可同时访问相邻8个地址的数据

（1）访存地址为相邻地址，故存储器比单体存储器的平均访问速度提高8倍； （2）访存地址为间隔2个地址，故存储器比单体存储器的平均访问速度提高4倍； （3）访存地址为间隔3个地址，但访存地址转换为十进制数为3、6、9、12、15、18、21、24、27，分别除8的余数为3、6、1、4、7、2、5、0、3，相当于访问体3，体6，体1，体4，体7，体2，体0,8个存储体访问可以交叉进行，故存储器比单体存储器的平均访问速度提高8倍

（3）系统的数据位宽为16bit，则每组芯片组需要16个单片容量为16K*1为的SRAM

芯片所有整个系统应分为80/16=5个芯片组。

5.17 由一个具有8个存储体的低位多体交叉存储体中，如果处理器的访存地址为以下八进制值。求该存储器比单体存储器的平均访问速度提高多少（忽略初启时的延时）？

（1）10018，10028，10038，…，11008 （2）10028，10048，10068，…，12008 （3）10038，10068，10118，…，13008

此处题目有误，10018应为

10018，依次类推

低位多体交叉存储体包含8个存储体，故处理器每次可同时访问相邻8个地址的数据

（1）访存地址为相邻地址，故存储器比单体存储器的平均访问速度提高8倍； （2）访存地址为间隔2个地址，故存储器比单体存储器的平均访问速度提高4倍； （3）访存地址为间隔3个地址，但访存地址转换为十进制数为3、6、9、12、15、18、21、24、27，分别除8的余数为3、6、1、4、7、2、5、0、3，相当于访问体3，体6，体1，体4，体7，体2，体0,8个存储体访问可以交叉进行，故存储器比单体存储器的平均访问速度提高8倍

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