Cyclone II EP2C5(8)启蒙板说明书V2.2

Cyclone II EP2C5/8 启蒙板说明书

Cyclone II EP2C5/8 Start Board User Manual

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Version 2.1 Copyright ? 线路人生|Circuitry Life

线路人生|Circuitry?Life? 版本修订记录? Version? 1.0? 2.0? 2.1? 2.2? Author? zhiyuh? zhiyuh? zhiyuh? Zhiyuh? Data? 2009‐6‐3? 2009‐6‐12? 2009‐07‐09 2009‐08‐22
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? Cyclone?II?EP2C5/8?Start?Board?
Description? First?draft.? 根据 Rev.B 电路图修改相关内容，并补充各电路 与 FPGA 之间的引脚连接定义。? 增加兼容设计方面的解释内容，完善部分 BOM。 修改首页图片，BOM 增加备注。?
? 备注：关于修订的说明? ?
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目录??
1.?
模块介绍?...........................................................................................................................?4? 1.1? 1.2? 模块主要功能?............................................................................................................?4? 模块适用范围?............................................................................................................?4?
2.?
包装清单?...........................................................................................................................?4? 2.1? 2.2? 模块包装清单?............................................................................................................?4? 安装说明?....................................................................................................................?4?
3.?
硬件说明?...........................................................................................................................?5? 3.1? 电路说明?....................................................................................................................?5? FPGA 芯片及主要外围电路...............................................................................?5? 电源电路?............................................................................................................?7? 存储器电路?........................................................................................................?8? 板载 LED 测试电路?..........................................................................................?13? IO、控制线和总线引出接口? ..........................................................................?14? . 硬件的其它说明?..............................................................................................?15?
3.1.1.? 3.1.2.? 3.1.3.? 3.1.4.? 3.1.5.? 3.1.6.? 3.2? 3.3? 4.? 5.? 6.? 7.?? ?
器件清单（BOM）? .................................................................................................?15? . 电路板相关尺寸参数?..............................................................................................?17?
使用注意事项?.................................................................................................................?17? 技术支持?.........................................................................................................................?18? 硬件原理图?.....................................................................................................................?18? 其它备注?.........................................................................................................................?18??
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1. 模块介绍?1.1 模块主要功能?数字系统和 SOPC 设计在广大学生和爱好者中已经形成了一定的学习氛围和规模，但市 场上的开发板和学习板良莠不齐，为此线路人生|Circuitry? Life 特设计了本模块，中文名为 “Cyclone?II?EP2C5/8 启蒙板” ，英文名为“Cyclone?II?EP2C5/8?Start?Board” 。? 本模块的功能主要包括以 FPGA 及其外围电路构成的核心电路部分， 电源电路部分， LED 测试电路部分，IO、控制线和总线引出接口，以及由 SDRAM、SRAM 和 FLASH 构成的存储电 路部分。?
1.2 模块适用范围?本模块适用于高校学生和电子爱好者， 主要为学习 HDL 语言和 Nios?II 软核处理器设计 （偏 重于 Nios?II） ，同时也作为公司、高校或科研机构的产品和项目开发的原型板使用。?
2. 包装清单?2.1 模块包装清单?本电路模块主要包括：? EP2C5/8 启蒙板电路板 1 块；? 6 根安装铜柱和配套螺钉。? 可选配件：? Altera?ByteBlaster?II 并口下载电缆或 USB?Blaster 下载电缆；? 5V/1A 稳压电源；? 40 针和 20 针排线，或杜邦线若干。?
2.2 安装说明?从包装中取出电路板以及安装铜柱、螺钉；使铜柱位于电路板的安装孔下方，使用十字 螺丝刀将 6 个螺丝拧到铜柱上。?
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3. 硬件说明?3.1 电路说明?本模块主要包括 EP2C5/8Q208C8、配置电路、时钟电路、复位电路/重配置电路、电源 电路、存储器电路等构成，其结构如图 1 所示。?
? 图 1：电路结构框图?
3.1.1. FPGA 芯片及主要外围电路?1.?FPGA 主芯片? FPGA 采用 Altera 公司的 Cyclone? II 序列芯片 EP2C5Q208C8 或 EP2C8Q208C8，其主要功 能如表 1 所示：? 表 1：EP2C5Q208C8 和 EP2C8Q208C8 主要功能? 器件? 逻辑单元? M4K?RAM 块? (4?k 比特? +?512? 校验比特)? 总比特数? 嵌入式 18x18 乘法器? PLLs? 最多用户 I/O 管脚? 差分通道? ? EP2C5Q208C8? 4,608? 26? 119,808? 13? 2? 142? 58? EP2C8Q208C8? 8,256? 36? 165,888? 18? 2? 138? 77?
选择此两款 FPGA 作为主芯片的原因可参考帖子：? c2f1e75d3b3567ec102d8ab9/viewthread.php?tid=33? ~?5?~?
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? 2.? 配置电路? ? 配置芯片选用 Altera 公司的串行配置芯片 EPCS1SI8N 或 EPCS4SI8N，其容量为 1M/4M， 分别对应 EP2C5 和 EP2C8 两个主芯片。也可统一使用 EPCS4SI8N，剩余的存储空间可用于存 储用户数据或 Nios?II 的软件程序。? ? 配置模式采用 JTAG 和 AS 两种模式， 板上分别带有两种配置模式的配置插座， 其原理图 如图 2 所示。?
? 图 2：配置电路? 此外，也可以通过转换编程文件，通过 JTAG 口对 EPCS 期间进行编程配置；也可以在 Nios?II?IDE 中通过 FLASH?Programmer 工具对 EPCS 器件进行编程配置。? 同时，为了增强本电路板的功能，所有的配置引脚都通过板上的 P3 插座引出，使其能 用于其它 cpu 或者 CPLD 对 FPGA 进行配置的扩展应用。? 备注： 原理图上 MSEL0 和 MSEL1 分别通过两个电阻接到了 VCC3.3 和 GND， 此处是一个 兼容设计。正常使用时，R5 和 R6 是没有焊接的（NO?POP 意指不安装） 。如果要使用扩展 的 CPU 或者 CPLD 等对 FPGA 进行配置，那么 MSEL0 和 MSEL1 需要根据 Cyclone? II 的手册 中配置部分的说明进行更改。本板上 MSEL0 和 MSEL1 均为逻辑“0” 。? ? 3.? 时钟和复位电路? 板载 50MHz 有源晶振，为系统提供精准的时钟源；同时还留有一个有源晶振的焊位， 为用户加入其它频率的时钟源提供了便利，其原理图如图 3 所示。?
? 图 3：时钟电路? c2f1e75d3b3567ec102d8ab9? ~?6?~?

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时钟的引脚定义如表 2 所示。? 表 2：FPGA 时钟引脚定义? 时钟源? ? 用户时钟源? 对应 FPGA 管脚? 131? 板载时钟源（50MHz） 23? EP2C5/8Q208 还提供了两个 PLL，板上需要对 PLL 外围进行相关设计，其原理图如图 4 所示，具体原理可以参考 Cyclone?II 的数据手册中的相关内容。?
? 图 4：PLL 电路? 图中 FB1 和 FB2 为铁氧体磁珠，可以有效去除高频干扰。? 复位电路采用按钮 （B1） 开关构成的阻容复位电路， 复位信号 （低电平有效） 接入 PIN206： 即可用作普通的 IO 输入，也可以通过 Quartus? II 软件将该按钮的输入作为 DEV_CLRn 功能。 此外，板上还通过按钮（B2）构建了一个重配置电路，通过该按钮按下，其输出信号输入到 FPGA 的 PIN26（nCONFIG） ，可以使 FPGA 进行重新配置而不用将电路板的电源关闭。其原理 图如图 5 所示。?
? 图 5：复位电路?
3.1.2. 电源电路?电路板的电源由黑色 3.5mm 的 DC 插座引入，建议使用 5V 的直流稳压电源，能提供 1A 或以上的电流。? 外部电源经过 LDO 芯片（AZ1117‐1.2 和 ASM1117‐3.3） ，转换成稳定的 1.2V 为 FPGA 提 供 VCCINT 电源、3.3V 电压为 FPGA 提供 VCCIO 电源和其它的芯片及电路的工作电源。? 板上提供了自恢复保险丝和 TVS 以防止电路板的过流和过压。板载保险丝为 1.5A，TVS c2f1e75d3b3567ec102d8ab9? ~?7?~?

线路人生|Circuitry?Life? 为 5V，可根据自己的情况进行更换。? 其电路原理图如图 6 所示。?
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? 图 6：电源电路? 若使用大于 5V 的电源，需要根据所选用的 LDO 芯片选择相应的电压值，因为每个 LDO 芯片针的最大输入电压不同， 且根据最后调压的大小也有所要求。 如果一旦超过芯片的限定 值，会出现烧毁电路板的可能。?
3.1.3. 存储器电路?存储电路部分主要包括 SDRAM、SRAM 和 FLASH，可以通过 HDL 编程的方法使用，但更 多的时候是为了构建 Nios?II 系统而设计。? 存储器设计中，除了各存储器的片选信号不能复用之外，其他的地址线、数据线和信号 线是可以复用的。由于 SDRAM 的特殊性，为保证其工作中受到的干扰最小，所以在本电路 板中没有将其数据地址线与其他存储器复用，SRAM 和 FLASH 的数据线地址线复用，控制线 独立。? 1.?SDRAM? SDRAM，英文全称 Synchronous?Dynamic?Random?Access?Memory，即同步动态随机存取 存储器。 同步是指 Memory 工作需要同步时钟， 内部的命令的发送与数据的传输都以它为基 准； 动态是指存储阵列需要不断的刷新来保证数据不丢失； 随机是指数据不是线性依次存储， 而是由指定地址进行数据读写。? SDRAM 的内部是一个存储阵列，阵列就如同表格一样，将数据“填”进去，可以将它想 象成一张表格。和表格的检索原理一样，先指定一个行（Row） ，再指定一个列（Column） ， c2f1e75d3b3567ec102d8ab9? ~?8?~?

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我们就可以准确地找到所需要的单元格，这就是 SDRAM 芯片寻址的基本原理。这个单元格 可称为存储单元，这个表格（存储阵列）就是逻辑 Bank（Logical?Bank） ，如图 7 所示。?
? 图 7：SDRAM 的存储单元? 由于技术、成本等原因，不可能只做一个全容量的逻辑 Bank，而且最重要的是，由于 SDRAM 的工作原理限制，单一的逻辑 Bank 将会造成严重的寻址冲突，大幅降低存储效率。 所以在 SDRAM 内部分割成多个逻辑 Bank。 这样， 在进行寻址时就要先确定是哪个逻辑 Bank， 然后再在这个选定的逻辑 Bank 中选择相应的行与列进行寻址。? SDRAM 内部的动态存储单元远远小于 SRAM 的静态存储单元， 因此 SDRAM 的存储密度 较大，成本较低。SDRAM 的大容量和低成本的特性，使得其应用很广泛，广泛的应用也使 得其技术得到迅速的发展 SDRAM 从发展到现在已经经历了四代， 分别是： 第一代 SDR?SDRAM， 第二代 DDR?SDRAM，第三代 DDR2?SDRAM，第四代 DDR3?SDRAM。? 本模块中选用 Hynix?Semiconductor 公司的 HY57V281620HCT，容量为 128MBit，数据宽 度为 16 位。其电路原理图如图 8 所示：?VCC3.3
1 14 27
3 9 43 49
U3
VDD VDD VDD
SD_D00 SD_D01 SD_D02 SD_D03 SD_D04 SD_D05 SD_D06 SD_D07 SD_D08 SD_D09 SD_D10 SD_D11 SD_D12 SD_D13 SD_D14 SD_D15 SD_UDQM SD_LDQM SD_BA0 SD_BA1
2 4 5 7 8 10 11 13 42 44 45 47 48 50 51 53 39 15 20 21
VDDQ VDDQ VDDQ VDDQ
DQ0 DQ1 DQ2 DQ3 DQ4 DQ5 DQ6 DQ7 DQ8 DQ9 DQ10 DQ11 DQ12 DQ13 DQ14 DQ15 UDQM LDQM BA0 BA1
A0 A1 A2 A3 A4 A5 A6 A7 A8 A9 A10 A11 HY57V281620 NC NC CLK CKE /CS /RAS /CAS /WE
23 24 25 26 29 30 31 32 33 34 22 35 40 36 38 37 19 18 17 16
SD_A00 SD_A01 SD_A02 SD_A03 SD_A04 SD_A05 SD_A06 SD_A07 SD_A08 SD_A09 SD_A10 SD_A11 C41 0.1uF R18 SD_CKE 33 #SD_CS #SD_RAS #SD_CAS #SD_WE VCC3.3 R19 R21 R24 R27 C42 0.1uF
VCC3.3
C43 0.1uF
C44 0.1uF
C45 0.1uF
C46 0.1uF
C47 0.1uF
SD_CLK GND
VSSQ VSSQ VSSQ VSSQ
VSS VSS VSS
4.7K 4.7K 4.7K 4.7K
SD_CKE #SD_RAS #SD_CAS #SD_WE
6 12 46 52
28 41 54
GND
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图 8：SDRAM 原理图? SDRAM 与 FPGA 的 IO 之间的连接关系如表 2 所示：? ? c2f1e75d3b3567ec102d8ab9? ~?9?~?

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表 2：SDRAM 与 FPGA 的连接关系? SDRAM 信号线? 对应 FPGA 管脚? SD_D00? SD_D01? SD_D02? SD_D03? SD_D04? SD_D05? SD_D06? SD_D07? SD_D08? SD_D09? SD_D10? SD_D11? SD_D12? SD_D13? SD_D14? SD_D15? SD_CLK? #SD_RAS? #SD_CAS? ? ? 192? 193? 195? 197? 198? 15? 30? 31? 3? 208? 207? 205? 203? 201? 200? 199? 48? 37? 35? SDRAM 信号线? SD_A00? SD_A01? SD_A02? SD_A03? SD_A04? SD_A05? SD_A06? SD_A07? SD_A08? SD_A09? SD_A10? SD_A11? SD_UDQM? SD_LDQM? SD_BA0? SD_BA1? SD_CKE? #SD_CS? #SD_WE? 对应 FPGA 管脚? 44? 45? 46? 47? 14? 13? 12? 11? 10? 8? 43? 6? 4? 33? 40? 41? 5? 39? 34?
2.?SRAM? SRAM 是英文 Static?RAM 的缩写，它是一种具有静止存取功能的内存，不需要刷新电路 即能保存它内部存储的数据。不像 DRAM 内存那样需要刷新电路，每隔一段时间，固定要 对 DRAM 刷新充电一次，否则内部的数据即会消失，因此 SRAM 速度快，具有较高的性能， 但是 SRAM 也有它的缺点，即它的集成度较低，功耗较大，相同的容量体积较大，而且价格 较高。? 外部 SRAM 存储器的种类有很多，比如较常用的异步 SRAM、同步 SRAM（SSRAM） 、伪 SRAM（PSRAM） 、ZBT?SRAM 等。? 由于 SRAM 的速度快， 具有低延迟、 高吞吐量和接口简单等特性， 非常易于连接到 FPGA， 在某些需要较大的数据存储容量和较短的延迟相应时间的场合，SRAM 是非常实用的选择。 典型的 SRAM 的容量为 128Kbytes 到 10Mbytes 之间，设计者可以根据系统设计需求折中考 虑性能与成本，选择适宜的存储器。? 本模块选用 ISSI 公司的 IS61LV25616AL‐10，容量为 512KB，数据宽度为 16 位（该设计同 时兼容相同容量的 IDT71V416） 。其电路原理图如下图 9 所示。?
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U5 A01 A02 A03 A04 A05 A06 A07 A08 A09 A10 A11 A12 A13 A14 A15 A16 A17 A18 #SRAM_WE #SRAM_BLE #SRAM_BHE #SRAM_OE #SRAM_CS 1 2 3 4 5 18 19 20 21 22 23 24 25 26 27 42 43 44 17 39 40 41 6 A0 A1 A2 A3 A4 A5 A6 A7 A8 A9 A10 A11 A12 A13 A14 A15 A16 A17 WE_n BLE_n BHE_n OE_n CE_n IS61LV25616 Vss Vss Vdd Vdd D0 D1 D2 D3 D4 D5 D6 D7 D8 D9 D10 D11 D12 D13 D14 D15 NC 7 8 9 10 13 14 15 16 29 30 31 32 35 36 37 38 28 12 34 11 33 VCC3.3 R23 R26 R29 4.7K 4.7K 4.7K #SRAM_WE #SRAM_OE #SRAM_CS D00 D01 D02 D03 D04 D05 D06 D07 D08 D09 D10 D11 D12 D13 D14 D15
VCC3.3 C39 0.1uF C40 0.1uF
GND
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图 9：SRAM 原理图? ? SRAM 与 FPGA 的 IO 之间的连接关系如表 3 所示：? 表 3：SRAM 与 FPGA 的连接关系? SRAM 信号线? D00? D01? D02? D03? D04? D05? D06? D07? D08? D09? D10? D11? D12? D13? D14? D15? #SRAM_WE? #SRAM_OE? #SRAM_CE? #SRAM_BLE? c2f1e75d3b3567ec102d8ab9? 对应 FPGA 管脚? 143? 141? 138? 135? 133? 127? 117? 115? 142? 139? 137? 134? 128? 118? 116? 114? 146? 151? 147? 149? SRAM 信号线? A01? A02? A03? A04? A05? A06? A07? A08? A09? A10? A11? A12? A13? A14? A15? A16? A17? A18? #SRAM_BHE? ? ~?11?~? 对应 FPGA 管脚? 161? 162? 163? 164? 165? 168? 169? 170? 171? 173? 175? 176? 179? 180? 181? 182? 185? 187? 150? ?

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3.?FLASH? 闪存的英文名称是"Flash?Memory"，简称为"Flash"，它属于内存器件的一种。不过闪存 的物理特性与常见的内存有根本性的差异：? ? 目前各类? SRAM? 、SDRAM? 或者? RDRAM? 都属于挥发性存储器，只要停止电流供应内 存中的数据便无法保持；闪存则是一种不挥发性（Non‐Volatile）内存，在没有电流供应的条 件下也能够长久地保持数据， 其存储特性相当于硬盘， 这项特性正是闪存得以成为各类便携 型数字设备的存储介质的基础。? ? NOR 和 NAND 是现在市场上两种主要的非易失闪存技术。Intel 于 1988 年首先开发出 NOR?flash 技术,彻底改变了原先由 EPROM 和 EEPROM 一统天下的局面。 紧接着,1989 年,东芝 公司发表了 NAND? flash 结构,强调降低每比特的成本,更高的性能,并且像磁盘一样可以通过 接口轻松升级。? ? 作为一种非易失性存储器， Flash 被广泛应用与嵌入式系统中。 由于 FPGA 内部没有 Flash 存储器，因此在基于 FPGA 的嵌入式系统中，Flash 是一种常用的外部存储器。由于 Flash 的 掉电保持特性， 使得它通常用于保存微处理器的引导代码以及其他一些需要在断电的情况下 保存的数据。? 常用的 Flash 有 CFI?flash、Serial?Flash、NAND?Flash、NOR?Flash 等。? 本模块选用 AMD 公司的 AM29LV320DB‐90，容量为 4MB，数据宽度为 16 位；也可以使 用容量为 2MB 的 AM29LV160DB。其电路原理图如图 10 所示。?VCC3.3
37
U4 29 31 33 35 38 40 42 44 30 32 34 36 39 41 43 45 D00 D01 D02 D03 D04 D05 D06 D07 D08 D09 D10 D11 D12 D13 D14 D15
A01 A02 A03 A04 A05 A06 A07 A08 A09 A10 A11 A12 A13 A14 A15 A16 A17 A18 A19 A20 A21
25 24 23 22 21 20 19 18 8 7 6 5 4 3 2 1 48 17 16 9 10
A0 A1 A2 A3 A4 A5 A6 A7 A8 A9 A10 A11 A12 A13 A14 A15 A16 A17 A18 A19 A20
DQ0 DQ1 DQ2 DQ3 DQ4 DQ5 DQ6 DQ7 DQ8 DQ9 DQ10 DQ11 Am29LV320D DQ12 DQ13 DQ14 DQ15/A-1 VCC
VCC3.3 R20 R22 R25 R28 4.7K 4.7K 4.7K 4.7K VCC3.3 #FLASH_BYTE #FLASH_WE #FLASH_CE #FLASH_OE
13
NC VSS VSS
WP#/ACC RY/BY# BYTE# RESET# WE# CE# OE#
14 15 47 12 11 26 28
#FLASH_RY/BY #FLASH_BYTE #SYS_RESET #FLASH_WE #FLASH_CE #FLASH_OE
C38 0.1uF
GND
? 图 10：FLASH 原理图? FLASH 与 FPGA 的 IO 之间的连接关系如表 4 所示，其中 FLASH 的 D[16..0]和 A[18..01]与 SRAM 复用。? ? c2f1e75d3b3567ec102d8ab9? ~?12?~?
27 46 GND

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表 4：FLASH 与 FPGA 的连接关系? FLASH 信号线? D00? D01? D02? D03? D04? D05? D06? D07? D08? D09? D10? D11? D12? D13? D14? D15? #FLASH_RY/BY? #FLASH_WE? #FLASH_CE? #FLASH_OE? #SYS_RESET? ? ? 对应 FPGA 管脚? 143? 141? 138? 135? 133? 127? 117? 115? 142? 139? 137? 134? 128? 118? 116? 114? 152? 160? 145? 144? 206? FLASH 信号线? A01? A02? A03? A04? A05? A06? A07? A08? A09? A10? A11? A12? A13? A14? A15? A16? A17? A18? A19? A20? A21? 对应 FPGA 管脚? 161? 162? 163? 164? 165? 168? 169? 170? 171? 173? 175? 176? 179? 180? 181? 182? 185? 187? 188? 189? 191?
表注：#SYS_RESET 为系统复位信号，与 FLASH 的复位信号连接。?
3.1.4. 板载 LED 测试电路?电路板上设计有三个 LED，采用灌电流方式（FPGA 管脚输出低电平点亮 LED） ，用于简 单的测试电路板的功能是否正常， 也可以用于显示程序运行的一些状态。 三个 LED 可以通过 去掉 JP1 上的短路帽，不使用 LED，从而使这三个引脚用于外部其它的电路功能。其原理图 如图 11 所示。?
? 图 11：板载 LED 测试电路? ? c2f1e75d3b3567ec102d8ab9? ~?13?~?

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? Cyclone?II?EP2C5/8?Start?Board?
三个 LED 与 FPGA 的 IO 之间的连接关系如表 5 所示。? 表 5：LED 与 FPGA 的连接关系? LED? ? D3? D4? D5? 对应 FPGA 管脚? 110? 112? 113?
3.1.5. IO、控制线和总线引出接口?第一版的电路板采用四个插座将 IO、 配置控制线以及存储器电路的数据地址总线引出， 接口采用标准化设计，每组包括 8 个 IO 或数据地址线以及 3.3V 电源和地，便于外接电路的 标准化设计和连接。? P1 和 P2 为 40 针插座，P3 和 P4 为 20 针插座，其接口定义如图 12 所示：?VCC3.3 P1 D15 D13 D11 D09 D07 D05 D03 D01 A01 A03 A05 A07 A09 A11 A13 A15 1 3 5 7 9 11 13 15 17 19 21 23 25 27 29 31 33 35 37 39 2 4 6 8 10 12 14 16 18 20 22 24 26 28 30 32 34 36 38 40 P2 D14 D12 D10 D08 D06 D04 D02 D00 A02 A04 A06 A08 A10 A12 A14 A16 GPIO_69 GPIO_72 GPIO_75 GPIO_77 GPIO_81 GPIO_84 GPIO_87 GPIO_89 GPIO_92 GPIO_95 GPIO_97 GPIO_101 GPIO_103 GPIO_105 GPIO_107 GPIO_112 1 3 5 7 9 11 13 15 17 19 21 23 25 27 29 31 33 35 37 39 2 4 6 8 10 12 14 16 18 20 22 24 26 28 30 32 34 36 38 40 GPIO_70 GPIO_74 GPIO_76 GPIO_80 GPIO_82 GPIO_86 GPIO_88 GPIO_90 GPIO_94 GPIO_96 GPIO_99 GPIO_102 GPIO_104 GPIO_106 GPIO_110 GPIO_113 VCC3.3
Header 20X2
Header 20X2 GND VCC3.3 P4 P3 FPGA_TDI FPGA_TDO FPGA_ASDO FPGA_DATA0 FPGA_nSTATUS A21 A19 A17 20 18 16 14 12 10 8 6 4 2 19 17 15 13 11 9 7 5 3 1 FPGA_TMS FPGA_TCK FPGA_DCLK FPGA_nCSO FPGA_nCONFIG FPGA_CONF_DONE FPGA_nCEO A20 A18 exCLK0 exCLK2 exCLK4 GPIO_56 GPIO_58 GPIO_60 GPIO_63 GPIO_67 1 3 5 7 9 11 13 15 17 19 2 4 6 8 10 12 14 16 18 20 exCLK1 exCLK3 exCLK5 GPIO_57 GPIO_59 GPIO_61 GPIO_64 GPIO_68 GND
Header 10X2 VCC3.3
Header 10X2 GND GND
?
图 12：插座接口原理图? ? 与外部电路板连的时候，P1 和 P2 可以采用 40 线的排线引出，P3 和 P4 用 20 线的排线 引出；另外一端，可以采用 40 线/20 线相对应，也可以拆开，用 4 个/2 个 10 线的头分别接 在目标板上，每个 10 线的为一个 I/O 组。此外，还可以利用杜邦线，将特定的 I/O 引出； 这样可以最大限度的利用本模块进行相关的学习和设计工作。? 此外， 中的 exCLK0‐5 这 6 个引脚， P4 可以作为外部时钟引入引脚， 也可以作为普通 IO。 但作为普通 IO 时，这 6 个引脚只能作为输入信号引脚而不是能作为输出信号引脚。?
c2f1e75d3b3567ec102d8ab9?
~?14?~?

线路人生|Circuitry?Life?
?
? Cyclone?II?EP2C5/8?Start?Board?
3.1.6. 硬件的其它说明?本模块中的硬件电路均属于经典电路设计，每个部分均可以移植到其它的 FPGA 电路模 块中（但特殊的部分，如 PLL 和核心电压等需要根据主芯片不同选择不一样的芯片） 。? 存储器芯片也可以选择其它的芯片，但是需要注意根据每款芯片的不同进行区别设计， 一般情况 SDRAM 和其它的存储芯片尽量不复用引脚；其它的存储芯片的地址和数据总线复 用可以节约 FPGA 的 IO 管脚，控制线除了片选信号外都可以复用，但由于控制信号线的有 效（高有效或低有效）不同，所以设计的时候需要综合考虑这些因素（本模块控制线没有复 用） 。? 此外，本电路的设计是兼容 EP2C5Q208 和 EP2C8Q208 两款 FPGA 芯片，它们的区别在 于是有 4 个管脚的定义不同，如表 6 所示：? 表 6：EP2C5Q208 和 EP2C8Q208 的区别? 管脚号? 32? 120? 36? 119? EP2C5Q208? IO? IO? IO? IO? EP2C8Q208? VCCINT? VCCINT? GND? GND?
本电路模块使用 EP2C8 器件时，这四个引脚不能作为 IO 使用，切忌！?
3.2 器件清单（BOM）?本电路板的所有器件清单如表 7 所示：? 表 7：器件清单?Designator?B1, B2 C1, C5 C2, C6 C3, C7, C10, C11, C12, C13, C14, C15, C16, C17, C19, C20, C21, C22, C23, C24, C25, C26, C29, C30, C31, C32, C33, C34, C35, C36, C37, C38, C39, C40, C41, C42, C43, C44, C45, C46, C47, C51, C52, C55, C56 C4, C8 C9, C18, C27, C28, C49, C50, C53, C54 C48 0805 3528 0.01uF 10uF/16V Capacitor TANT Capacitor Aluminium Type Capacitor/ Electrolytic Capacitor 2 8 0805 0.1uF Capacitor 41
Footprint?Button.SMD 0805 0805
Comment?ReCONFIG, RESET Button 1uF 2.2uF
Description?Button Capacitor Capacitor
Quantity2 2 2
RB.2/.4
220uF/25V
1
c2f1e75d3b3567ec102d8ab9?
~?15?~?

线路人生|Circuitry?Life?Designator?D1 D2, D3, D4, D5 F1 FB1, FB2 J1, J2 J3 JP1 M1, M2, M3, M4, M5, M6 P1, P2 P3, P4 R2, R4, R18 R1, R3, R19, R20, R21, R22, R23, R24, R25, R26, R27, R28, R29 R5, R6, R7, R8, R9, R13, R14, R15, R17 R10, R11, R12, R16, R31, R32, R33 R30 S1 0805 10K 0805 4.7K
?
? Cyclone?II?EP2C5/8?Start?Board?
Footprint?DO-214AA 1206 1812 0805 IDC10 DC_JACK3.5 IDC Mounting Hole IDC40 IDC20 0805
Comment?SMBJ5CA Power and User LED Fuse 1.5A BEAD JTAG DC Jack(5V IN) Header 3X2 M2 Screw Header 20X2 Header 10X2 33
Description?Transient Voltage Suppressors LED Fuse SMD FERRITE BEAD (51ohm) Header, 5-Pin, Dual row DC Power Jack Header, 3-Pin, Dual row M2 Screw Header, 20-Pin, Dual row Header, 10-Pin, Dual row Resistor
Quantity1 4 1 2 2 1 1 6 2 2 3
Resistor
13
Resistor
9
0805 0805 SW3_1
1K 2.2K Power SW
Resistor Resistor Power Switch Cyclone II Family, 1.2V
7 1 1
U1
PQFP208_N
EP2C8Q208C8
FPGA, 138 I/O Pins, 2 PLLs, 208-Pin PQFP, Speed Grade 8, Commercial Grade EPCS4 Series, In-system programmable 3.3V serial
1
U2
SOIC8_N
EPCS4SI8N
configuration device, 8-Pin SOIC, 4-Megabit, Industrial Grade, Pb-Free
1
U3
TSOP54
HY57V281620
4 Banks x 2M x 16bits Synchronous DRAM 32 Megabit (4 M x 8-Bit/2 M
1
U4
TSOP48
Am29LV320D
x 16-Bit) CMOS 3.0 Volt-only, Boot Sector Flash Memory 256K x 16 HIGH SPEED
1
U5
TSOP44
IS61LV25616
ASYNCHRONOUS
CMOS
STATIC RAM WITH 3.3V SUPPLY
1
U6
SOT-223
1117-3.3
Low Dropout Regulator
1
c2f1e75d3b3567ec102d8ab9?
~?16?~?

线路人生|Circuitry?Life?U7 X1, X2 SOT-223 OSC_SMD 1117-1.2
?
? Cyclone?II?EP2C5/8?Start?Board?Low Dropout Regulator SMD Oscillator 1 2
50MHz and User Oscillator
注：焊接时，R5、R6 不用焊接。?
3.3 电路板相关尺寸参数?电路板的尺寸、安装孔和插座的间距如图 13 所示：?
? 图 13：安装尺寸? ? 图中有尺寸为 mm 和 mil 单位混排，这是因为计算安装位置的时候是用的 mm，而插座 的间距是标准的 100mil，为了方便计算，所以图中采用了两种单位，请注意后面的具体单位 决定扩展电路接口的位置。?
4. 使用注意事项?外接电源切忌超过 LDO 芯片的最大输入电压；? IO 通过插座引出到其他外围电路模块时， 请确认目标电路上的电源和地与本电路板之 间的连接没有接反。?
c2f1e75d3b3567ec102d8ab9?
~?17?~?

线路人生|Circuitry?Life?
?
? Cyclone?II?EP2C5/8?Start?Board?
5. 技术支持?主页：? ? ? ? 技术讨论 QQ 群：? ? ? ? c2f1e75d3b3567ec102d8ab9? 6764811、21934647? （群一般用于网站事务通知，技术讨论请尽量使用论坛）?
6. 硬件原理图?本文档中出现的原理图为排版方便，所以格式有所调整，完整的电路原理图见附件。?
7. 其它备注?无。? ?
c2f1e75d3b3567ec102d8ab9?
~?18?~?

11223344

D D C C

B B

A A Info c2f1e75d3b3567ec102d8ab9/Title

Altera CycloneII EP2C5/8 Start Board Data

Sheet of 062009.06.11Data Rev

Drawn A

Modifications zhiyuh 2009.05.08Initial version Size

Docum ent Number Rev A4

PN09-01B B

zhiyuh 2009.06.11Modified the IO Interface Altera CycloneII EP2C5/8 Start Board 线路人生荣誉出品

c2f1e75d3b3567ec102d8ab9

1

12

23

34

4

D

D

C

C

B

B

A A

IO, (ASDO)

1IO, (nCSO)

2IO, LVDS15p (CRC_ERROR)

3IO, LVDS15n (CLKUSR)

4IO, LVDS14p 5IO, LVDS14n

6

IO, LVDS13p, DQ1L0/_8IO, LVDS13n, DQ1L1/_10IO, LVDS12p, DQ1L2/_11IO, LVDS12n, DQ1L3/_

12IO, VREFB1N0

13IO, LVDS8p, (DPCLK0/DQS0L)/(DPCLK0/DQS0L)

14IO, LVDS8n

15IO, LVDS7p, (DPCLK1/DQS1L)/(DPCLK1/DQS1L)

30IO, LVDS7n

31IO, LVDS6n, DQ1L4/_

33IO, DQ1L5/_

34IO, LVDS5p, DQ1L6/_

35IO, VREFB1N137IO, LVDS3n, DQ1L7/_39IO, LVDS2p, DQ1L8/_

40IO, LVDS2n, (DM1L/BWS#1L)/_

41IO

43IO, LVDS0p 44IO, LVDS0n

45IO

46IO, PLL1_OUTp 47IO, PLL1_OUTn

48B A N K 1

U1A

EP2C8Q208C8

IO, LVDS37n

160

IO, LVDS37p, DQ0T0/DQ1T0161IO, LVDS36n, DQ0T1/DQ1T1162IO, LVDS36p, DQ0T2/DQ1T2163IO, LVDS35n, DQ0T3/DQ1T3164IO, LVDS35p, DQ0T4/DQ1T4165IO, LVDS34n 168IO, LVDS34p, (DPCLK8/DQS0T)/(DPCLK8/DQS0T)169IO, VREFB2N0170IO, LVDS33n, DQ0T5/DQ1T5171IO, LVDS33p, DQ0T6/DQ1T6173IO, LVDS31n, DQ0T7/DQ1T7

175IO, LVDS31p, _/DQ1T8

176IO, LVDS29n, DM0T/(DM1T0/BWS#1T0)

179IO, LVDS29p 180IO, LVDS28n 181IO, LVDS28p

182IO, LVDS26p, DQ1T0/DQ1T9

185IO, LVDS25n

187IO, LVDS25p, DQ1T1/DQ1T10188IO, LVDS24n, DQ1T2/DQ1T11189IO, LVDS24p, DQ1T3/DQ1T12

191IO, VREFB2N1

192IO, LVDS23n, DQ1T4/DQ1T13193IO, LVDS23p, DQ1T5/DQ1T14

195IO, LVDS21n 197IO, LVDS21p 198IO, LVDS19n

199IO, LVDS19p, (DPCLK10/DQS1T)/(DPCLK10/DQS1T)

200IO, LVDS18n, DQ1T6/DQ1T15201IO, LVDS18p, DQ1T7/DQ1T16203IO, LVDS17p, DQ1T8/DQ1T17

205IO, LVDS17n (DEV_CLRn)

206IO, LVDS16p, (DM1T/BWS#1T)/(DM1T1/BWS#1T1)

207IO, LVDS16n

208B A N K 2

U1B

EP2C8Q208C8

FPGA_ASDO

FPGA_nCSO #SYS_RESET

SD_CLK SD_D08

SD_D09SD_D10SD_A00SD_A01SD_A02SD_A03

SD_A04

SD_A05SD_A06SD_A07SD_A08SD_A09SD_A10SD_A11

SD_CKE

#SD_CS #SD_RAS

#SD_CAS

#SD_WE SD_UDQM

SD_LDQM SD_BA0SD_BA1

SD_D05

SD_D06SD_D07SD_D00SD_D01SD_D02SD_D03SD_D04SD_D11SD_D12SD_D13SD_D14SD_D15A20A21

A01A02

A03

A04

A05

A16A17

A18

A19A06A07A08A09A10A11

A12

A13A14A15#FLASH_WE

c2f1e75d3b3567ec102d8ab9/

Title Altera CycloneII EP2C5/8 Start Board

Data

Sheet

of

1

6

2009.06.11

Data Rev

Drawn

A Modifications

zhiyuh 2009.05.08Initial version Size Docum ent Number

Rev A4PN09-01B BANK1 & BANK2

B

zhiyuh 2009.06.11Modified the IO Interface 线路人生荣誉出品

c2f1e75d3b3567ec102d8ab9

1

12

23

34

4

D

D

C

C

B

B

A A

IO, LVDS56n

105IO, LVDS56p, (DM1R/BWS#1R)/(DM1R1/BWS#1R1)

106IO, LVDS54n (INIT_DONE)

107IO, LVDS54p (nCEO)

108IO, LVDS53n, DQ1R8/DQ1R17110IO, LVDS53p, DQ1R7/DQ1R16112IO, LVDS52n, DQ1R6/DQ1R15113IO, LVDS52p, DQ1R5/DQ1R14114IO, LVDS51n, DQ1R4/DQ1R13115IO, LVDS51p, DQ1R3/DQ1R12

116IO, VREFB3N1117IO, DQ1R2/DQ1R11

118IO, LVDS48n, DQ1R1/DQ1R10

127IO, LVDS48p, (DPCLK6/DQS1R)/(DPCLK6/DQS1R)

128IO, LVDS47n, DQ1R0/DQ1R9

133IO, LVDS47p, (DPCLK7/DQS0R)/(DPCLK7/DQS0R)

134IO, LVDS46n, DM0R/(DM1R0/BWS#1R0)

135IO, LVDS46p, _/DQ1R8137IO, LVDS45n, DQ0R7/DQ1R7138IO, LVDS45p, DQ0R6/DQ1R6139IO, LVDS44n, DQ0R5/DQ1R5141IO, LVDS44p, DQ0R4/DQ1R4142IO, LVDS42n, DQ0R3/DQ1R3143IO, LVDS42p, DQ0R2/DQ1R2

144IO, VREFB3N0

145IO, LVDS39n, DQ0R1/DQ1R1146IO, LVDS39p, DQ0R0/DQ1R0

147IO, LVDS38n 149IO, LVDS38p 150IO, PLL2_OUTp 151IO, PLL2_OUTn

152

B A N K 3

U1C

EP2C8Q208C8

IO, LVDS77n (DEV_OE)56

IO, LVDS77p, (DM1B/BWS#1B)/(DM1B1/BWS#1B1)

57IO, LVDS76p, DQ1B8/DQ1B1758IO, LVDS76n, DQ1B7/DQ1B1659IO, LVDS75p, DQ1B6/DQ1B1560IO, LVDS75n, DQ1B5/DQ1B1461IO, LVDS74p, (DPCLK2/DQS1B)/(DPCLK2/DQS1B)63IO, LVDS74n 64IO, VREFB4N167IO, LVDS70p, DQ1B4/DQ1B1368IO, LVDS70n, DQ1B3/DQ1B1269IO, LVDS68p, DQ1B2/DQ1B11

70IO, LVDS68n, DQ1B1/DQ1B1072IO, LVDS67p, DQ1B0/DQ1B9

74IO, LVDS67n 75IO, LVDS66p 76IO, LVDS66n

77IO

80IO, LVDS64p 81IO, LVDS64n

82IO, LVDS63p, DM0B/(DM1B0/BWS#1B0)

84IO, LVDS63n, _/DQ1B886IO, LVDS62p, DQ0B7/DQ1B787IO, LVDS62n, DQ0B6/DQ1B6

88IO, VREFB4N0

89IO, LVDS61p, DQ0B5/DQ1B590IO, LVDS61n, DQ0B4/DQ1B4

92IO, LVDS60p, (DPCLK4/DQS0B)/(DPCLK4/DQS0B)

94IO, LVDS60n 95IO, DQ0B3/DQ1B3

96IO, LVDS59p, DQ0B2/DQ1B297IO, LVDS59n, DQ0B1/DQ1B199IO, LVDS58p, DQ0B0/DQ1B0

101IO, LVDS58n 102IO, LVDS57p 103IO, LVDS57n

104B A N K 4

U1D

EP2C8Q208C8

FPGA_nCEO

#FLASH_OE #FLASH_CE #SRAM_BHE #SRAM_CS

D03D02

D01D00#FLASH_RY/BY

#SRAM_WE #SRAM_BLE D07D06D05

D04D08

D09

D10

D11D12D13

D14D15#SRAM_OE GPIO_105

GPIO_106

GPIO_107

GPIO_110GPIO_112

GPIO_113GPIO_56

GPIO_57GPIO_58GPIO_59GPIO_60GPIO_61GPIO_63GPIO_64GPIO_67GPIO_68GPIO_69GPIO_70GPIO_72GPIO_74GPIO_75GPIO_76GPIO_77GPIO_80GPIO_81GPIO_82GPIO_84GPIO_86GPIO_87GPIO_88GPIO_89GPIO_90GPIO_92GPIO_94GPIO_95GPIO_96GPIO_97GPIO_99GPIO_101GPIO_102GPIO_103GPIO_104

2

BANK3 & BANK4

Title Altera CycloneII EP2C5/8 Start Board

Data

Sheet

of

6

2009.06.11

Data Rev

Drawn

A Modifications

zhiyuh 2009.05.08Initial version Size Docum ent Number

Rev A4PN09-01B B

zhiyuh 2009.06.11Modified the IO Interface c2f1e75d3b3567ec102d8ab9/

线路人生荣誉出品c2f1e75d3b3567ec102d8ab9

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