可编程正弦波发生器ML2037中文 - 图文

更新时间:2024-01-22 03:33:01 阅读量: 教育文库 文档下载

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ML2037:500kHz,串行输入,可编程

带数字增益控制的正弦波发生器

总体说明(GENERAL DESCRIPTION):

ML2037是一款工作在直流到500kHz频率范围的精密可编程正弦波发生器。无需任何外部无源元件,该器件能够产生宽频率范围的低失真正弦波。正弦波输出的频率由一个通过串行方式下载赋值的16位字进行编程。正弦波输出频率大小由编程值和时钟频率共同确定。该时钟频率来源于连接到器件的晶振或外部的时钟输入,以提供稳定精确的频率参考源。 ML2037的正弦波输出已经过滤波处理,并具有可以0.5V的步长来进行数字编程的可调幅度。在2.5V直流水平上最大幅值为2.0V峰峰值。器件工作在5v的单电源下,并具有一个关闭端口,可使器件进入禁止输出的低功耗模式。提供同步输入,以实现系统的多个器件的同步化工作。

特性(FEATURES): *可编程的输出频率:直流到400kHz——使用晶振;直流到500kHz——使用外部数字时钟。 *带双缓冲锁存器的三线SPI兼容串行接口,实现频率编程。 *数字增益控制,实现输出幅度编程可调。 *提供多路正弦波同步化的同步输入。 *提供休眠模式的关闭端口。 *单5V电源驱动。

结构简图(BLOCK DIAGRAM):

引脚布局(PIN CONFIGURATION):

顶端视图

引脚描述(PIN DESCRIPTION): 引脚号 名称 功能

1,5 DGND 该IC数字部分的接地

2 SYNC 同步化输入。保持该引脚为“低”,可停止正弦波输出并使相位重置为0. 3 CLK OUT 内部高频时钟产生器的输出。输出时钟频率为内部时钟频率的一半。 4 S CLK 串行数据时钟输入。数据在S CLK的下降沿依次送入移位寄存器。 6 S DATA IN 进行输出频率编程的串行数据输入端。

7 S ENABLE 串行接口使能控制。加在该引脚为逻辑1时允许数据进入锁存器。

8 SHDN 该引脚为逻辑高电平时可使发生器的输出关闭并使IC进入低功耗待机状态。 9 A GND 该IC模拟部分以及输出端的参考地

10 OUT 正弦波输出。正弦波幅度在2.5v的直流水平附近变化。 11,12 AVcc 该IC模拟部分的电源端

13 CLK IN 内部高频时钟发生器的输入端。该引脚可由外部时钟输入来进行驱动,或者

连接晶体配合内部振荡器使用。

14 G0 输出增益控制端。与G1配合对输出幅度在四个不同的全系列幅度间进行设置。 15 G1 输出增益控制端。与G0配合对输出幅度在四个不同的全系列幅度间进行设置。 16 DVcc 该IC数字部分的电源

绝对最大测评值(ABSOLUTE MAXIMUM RATINGS) 绝对最大测评值是指可造成器件永久性损坏的值。绝对最大测评值只是压力测试值,并未包括功能性的器件操作。 AVcc,DVcc:7V;

加于任意引脚的电压:从AGND-0.3V到AVcc+0.3V; 输入电流:正负25mA; 结温度:150℃;

存储器温度范围:-65~150℃;

导线温度(焊接时间不可超过10秒):260℃; 热变电阻:塑料DIP:80 ℃/W;

SOIC:105℃/W;

工作条件(OPERATING CONDITIONS):

温度范围:ML2037CX:0~70; ML2037IX:-40~85; AVcc,DVcc电压范围:4.75~5.25;

电气特性(ELECTRICAL CHARACTERISTICS)

除非特别说明,一般规定AVcc=DVcc=4.75V ~5.25V ;SHDN = 0V, 时钟输入CLK IN = 25.6MHz (接晶振)或32MHz (接外部时钟), CL = 50pF, RL = 1kW, TA = 工作温度范围 (Note 1)

功能描述(FUNCTIONAL DESCRIPTION)

ML2037由一个可编程的频率发生器,一个正弦波发生器,一个晶振以及一个数字接口组成。功能模块框图如图1所示。

可编程频率发生器

可编程频率发生器产生数字输出,该输出由一个16位的数字“字”确定。

频率发生器由一个驱动频率为1/2输入频率的时钟相位累加器组成。每两个输入时钟周期,存储在数据锁存器中的数值被累加到相位累加器中。模拟输出的频率等于累加器溢出的速率,可由下式给出:

其中 (D15–D0)DEC为编程字的十进制值。

频率分辨率和最小频率是相等的,可用下式计算:

使用更低的时钟频率可以得到更低的输出频率。 最大输出频率可由以下等式简易算出:

更高的频率,可达500kHZ,可通过使用外部时钟来获得,其中输入频率范围为:25MHz < fCLK IN < 32MHz.。

由于频率发生器的相位量化性质,输出可能出现强度相对于基本信号在-50dB范围内的毛刺。来自这些噪声的能量包含在“实际信噪比”说明中,见于前面的电气特性表格。噪声的频率跟基本频率非常接近,因此进行滤波并不实际。

正弦波发生器

正弦波发生器由正弦查找表,8位的数字模拟转换器,输出平滑滤波器,以及放大器组成。正弦查找表由相位累加器进行寻址。数模转换器DAC由查找表的输出进行驱动,产生一个阶梯状的正弦波。

输出滤波器通过移除高频采样部分实现模拟输出的平滑处理。经过滤波的输出电压是一条带有二次和三次谐波畸变部分的正弦曲线,而这些畸变强度低于基本信号至少40dB。

ML2037含有一个两位(G1,G0)的数字增益控制。增益控制输入为逻辑00时对应的正弦波振幅为0.5V。增大增益控制输入可以0.5V的步长增大输出振幅,最大值为2.0V峰峰值。输出振幅在频率范围内可精确到正负0.5dB。

模拟部分被设计成可在直流到500kHz的频率范围工作,在最大振幅为2.0V峰峰值时可驱动阻1KΩ, 50pF的负载。正弦波输出典型地以2.5v 直流电压为中心振荡,因此对2.0V峰峰值的正弦波,幅度在1.5V到3.5V之间摆动。

晶振CRYSTAL OSCILLATOR

晶振产生精确的参考时钟提供给可编程频率发生器。内部时钟可以通过晶体振荡或外部时钟来产生。

使用晶体时,必须连接在 CLK IN和DGND之间。片上振荡器便可产生所需的内部时钟。并不需要额外的外部元件。晶体必须属于频率在5MHz 和25.6MHz之间的并联谐振类型。物理连接时应尽量靠近CLK IN和DGND端,以减小迹线长度。 晶体必须含有以下特性: *并联谐振类型

*频率范围:5MHz to 25.6MHz

*最大等效串联电阻ESR:120Ω @ 5 to 10MHz, 80Ω @10 to15MHz, and 50Ω @ 15 to 25.6MHz。

*驱动等级:500μW

*典型负载电容值:18 - 20pF *最大情况电容值:7pF

振荡频率是晶体参数和线路板电容的函数,一般来说,微处理器晶体都满足以上要求,但为了保证正确工作,仍推荐对电路选定的晶体进行测试。合适的晶体可以从下面的供应商购买: ECS, Inc.

FOX Electronics M-TRON Industries

根据要求可用一个外部时钟来直接驱动CLK IN。时钟的频率可从0到32MHz。然而,在小于5MHz的时钟频率下,正弦波输出开始出现“阶梯效应”。

ML2037提供一个时钟输出以驱动其他外部器件。CLK OUT输出是来自振荡器的缓存输出,该振荡器的工作频率为CLK IN输入频率的一半。

串行数字接口 SERIAL DIGITAL INTERFACE

数字接口包括移位寄存器和数据锁存器。在串行移位时钟SCLK的下降沿,S DATA IN输入端的串行16位数据字被依次送入16位的移位寄存器中。参照时序图,低有效位先进,高有效位在后。为了确保数据已从移位寄存器下载到数据锁存器,在S CLK信号由高变低前S ENABLE端必须出现下降沿。在数据移位进入移位寄存器时必须保持S ENABLE端为高电平。注意,所有数据的读入和锁存都是由SCLK 和S ENABLE以边沿方式触发的,而非电平方式。 通电后,锁存器中的数据是不确定的。因此需要在通电过程中包含对频率数据进行初始化的步骤。

同步化SYNCHRONIZATION

当SYNC端保持高电平时,正弦波发生器正常工作。拉低该引脚的电平可中断正弦波输出并重置相位为零。在SYNC输入变为低电平后大概1μs,正弦波输出变为2.5v直流输出。 转换SYNC引脚的电平为高电平则可使得正弦波输出从零相位开始再次启动。从SYNC变为高电平到正弦波开始,延迟时间约为500ns,可见图2.如果多个发生器芯片由同一个时钟驱动,SYNC引脚输入允许它们以任意值进行相位的同步化。图表3给出了一个例子,说明如何使用一个微处理器和两片ML2037s来产生两个相位均为90°的正弦波输出。

关闭SHUTDOWN

SHDN输入为模拟部分和正弦波发生器内部时钟的休眠提供了一个途径。在休眠模式,组件只有 10μA的输入电流流通,而输出在SHDN端变为高电平后大概500ns便下降到零。将SHDN拉回低电平可以恢复正弦波输出,频率为上次的编程频率。从SHDN变为低电平到正弦波恢复,延迟时间大概为200μs。休眠模式的使用可为便携式设备或需要选通内部振荡器的低噪声设备提供电源管理功能。 电源 POWER SUPPLIES

该器件的模拟电路部分以AGND端为参考地,由5v电源(AVcc)供电。器件的数字电路部分也可以由同一个5V电源供电(VAcc到DGND)。推荐AGND和DGND靠近器件相连接,并在引回电源端时有良好的连接通道。提供给器件的电源应该采取必要的分流措施,可在 AVCC 和AGND之间以及DVCC和 DGND之间放置去耦电容,物理位置尽量靠近器件。

本文来源:https://www.bwwdw.com/article/x4po.html

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