在深亚微米制程下实现物理层连接IP

在深亚微米制程下实现物理层连接IP

在深亚微米制程下实现物理层连接IP

作者：Navraj S. Nandra，Synopsys混合信号IP产品营销总监

2007年5月

在深亚微米制程下实现物理层连接IP

物理层负责通过物理（PHY）传输介质来传输原始的位流，在OSI网络模型内属于最低的一个层。随着各类高速接口的出现，诸如串行通信协议USB 2.0、PCI Express®、SATA和DDR2，PHY提供了接口中数字部分与调制部分之间的通信桥梁。目前的发展趋势表明，要将这些混合信号接口集成到采用沟道长度为65纳米和45纳米的数字逻辑电路深亚微米技术制造的系统级芯片（SoC）内。这些技术已经针对数字集成进行了精调，从而对混合信号电路设计者提出了各种挑战：

较低的工作电压导致可留给模拟电路的净空高度减小 需要运用电路设计技巧来努力克服增大的泄漏电流

电路设计者要注意到会影响到长期性能和可靠性的浅通道隔离（STI）、热载流子注入（HCI）、负偏压温度不稳定性（NBTI）以及邻近效应

本文在介绍了电路和制程在深亚微米技术领域的发展趋势后，将以高速存储器DDR2接口为例，展示一个完整的通信协议解决方案。然后对将IP集成到SoC时所遇到的实施挑战做出了描述。本文结论部分提出了一个适用于高速串行PHY生产测试的建议。

深亚微米电路设计发展趋势

过去，在进行设计缩放时，可以在信号摆幅与供电电压之间维持一个恒定的比率，而从现象上来看，可以体现在特定动态范围和带宽所要求的功率会随着特征尺寸同比例地减小。但在小于90纳米的制程下，情况就不是如此了。

在电路层面上，这个问题体现在，低供电电压给一些诸如传输门电路和放大器的使用提出了挑战。在克服这些问题，设计者运用了各种技巧，例如，采用低Vt电阻器、时钟频率提升、开关运算放大器技巧、轨至轨输入级、背栅驱动电路以及共模电平转换等技巧。

小几何尺寸制程技术也引入了若干新兴的模拟发展趋势：

SPICE模型的复杂度以及多指器件的运用大幅提高了SPICE仿真的要求。 预布局仿真作为性能预言的效果变得较差。 后布局设计验证工作的劳动量明显加大。

由于运用了诸如双氧化物以及分区基本原理，精密模拟电路采用较厚门电路器件的常见程度已经大大增加。

可以使用片上电压调节器来减少噪声敏感度(抖动)并消除变动。 较小的技术尺寸节点存在着fT更大的现象。

每个技术尺寸节点下的核心器件均拥有类似的gm /ID 。 较小技术尺寸节点的gds要高得多，导致性能降级。 较小技术尺寸节点的NFmin减少。

对于固定强度的电流来说，随着技术尺寸节点的缩小，fT变大，gm恒定不变，gds变大，因此，放大器增益减小，但总频率范围有可能增加。所以必须增加电流以补偿增益损失。

较小技术尺寸节点的好处在于可以将大于5 GB/s的更高速率作为一些诸如PCIe 2.0这样的通信协议的性能目标，而不在于改善现有设计的功耗。

根据功率估算结果，诸如自动归零以及平均化这样的增强型技术有时也是需要的。

供电电压下降就意味着原先工作在3.3 V或2.5 V下的体系架构现在需要工作在1.8 V或更低电压下，而且不能有性能上的任何损失。一种解决这个问题的方法是采用高电压I/O器件与低电压核心器件的混合。此外，所有为了支持可制造性设计（DFM）要求而进行后处理工作也增加了这些器件上的性能变动性。

通过混合运用I/O和核心器件，可以在90纳米、65纳米甚至是45纳米保持性能的稳定。关键技巧在于，了解在什么地方以及如何采用这些技巧，这里就是IP提供商的专业知识能够大展身手的领域。

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对于工作在较高供电电压下的模拟电路来说，可以采用具有较高电压容忍度的电阻器来替代那些只能在最高至标称供电电压下可靠运行的标准电阻器。

通过仔细选择将运行在高供电电压下的模拟电路部分，以及仔细选择最佳类型的电阻器（薄膜氧化物、厚膜氧化或复合电阻），就能够在很大程度上，技巧性绕过65纳米CMOS技术中的主要拦路虎之一－低标称供电电压。

深亚微米制程效应

从90纳米向65纳米和45纳米制程的转换导致良品率的优先考虑等级有了很大的提高。在SoC设计中包括了串行通信协议PHY、USB和高速存储器接口情况下，所适用的芯片良品率与一些关键技术规格参数有着关随着，例如PPL抖动性能以及带隙电压变化范围，而与芯片面积无关。较低的芯片良品率，即使只低上2个或3个百分点，也会导致制造成本增加，并抵消采用较小芯片面积所能获得的任何节约效果。

在当今的深亚微米技术领域，以下效应会影响到良品率，而且在许多情况下会影响到器件的可靠性，所以必须消除这些效应。

浅通道隔离（STI）- 这是一种用于隔离带电区域的制造方法，根据电阻器的位置，这种方法有可能导致电流与仿真时的电流出现差异。

负偏压温度不稳定性（NBTI）- 是一种会导致PMOS器件的性能随着时间推移而逐渐下降的效应，这种下降来自于负门电路偏压和/或较高的温度，通常为100℃以上，导致阈值电压上升以及便携性变差。所产生的净效应是PMOS电路驱动性能随时间下降，而且有可能导致数字电路部分发生时序故障。

而相互配对的器件，诸如电流镜像电路和差压对，由于所受的应力不对称，就会产生一个附加的不匹配分量，这个分量不包括在由于制程差异所产生的不匹配量之内，导致系统出现更大的性能下降幅度。

热载流子注入（HCI）- 这种效应会导致NMOS器件的性能下降，其效果与NBTI类似，但其物理学机制不同。与NBTI不同的是，HCI是沟道两端（从漏极到源极）电场的函数，而NBTI性能降低是氧化膜两侧电场的函数。

所采用的电路布局必须能够容纳井邻近效应的出现。必须执行电子迁移检查以确定有无可能的短路条件。这种情况有可能出现在由导电薄膜金属导体所构成的密集阵列中，并有可能随时间推移而出现，较高的电压强度会导致这些导体发生故障，并导致金属分离现象发生。必须执行相应检查工作，以确保留有足够的金属宽度，并检查金属/MOS/POLY/VIA/触点。

这些效应对于连接IP的模拟/混合信号部件有着严重的影响，而供应商必须在理解这些效应方面拥有十分深入的专业知识。IP供应商还必须能够证明自己有能力对这些现象的可靠性影响度进行预测，并预测到IP随着工作时间的推移所出现的参数方面的特性。这点已经变成正在为电信和无线通信基础设施应用所开发的SoC要面临的关键挑战。因此，IP供货商必须在理解这些效应方面拥有深厚的专业知识，而且将这些专业知识包含到自动化仿真工具内。

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作为向SoC集成商发运IP的最后一个工作步骤，IP发货商应当生产硅试验芯片，最好能够涵盖一个组合矩阵批次，以观察所有制造上的差异性，并彻底验证其电气性能。采用基于标准的连接IP时，必须在插拔试验上执行符合性测试。图1所示为一个采用130纳米至65纳米制程的运行在快速、标准和慢速条件下的带宽为2.5 Gb/s的PCIe PHY芯片的性能。

图片译文：快速 标准 慢速

图1 不在不同技术节点和分区上测量的DesignWare® PCI Express PHY性能

完整的解决方案－PHY和MAC

连接IP在典型情况下会覆盖从传输层下至物理层的范围，在表1中可以观察到，这些层定义为第1层至第4层。在理想情况下，IP供货商会集中于某个接口标准，例如PCI Express、USB 2.0等，并提供一个完整的解决方案，包括所有这些层，事实上能够巧妙地避开互操作性的问题。如果IP符合了诸如PCI Express的PHY接口（PIPE）的实施标准或采用AHB 总线接口时，就可以缩短开发时间，提高成功的机会。

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图片译文： 主机层 第7层 第6层 第5层 介质层 第4层 第3层 第2层 第1层

连接操作和接口标准

应用层 表示层 会话层 传输层 网络层

数据链路层 物理层

表1 七层式OSI网络模型

完整解决方案示例：DDR2存储器接口

尽管如今有许多设计方案已经转移到串行通信体系架构上，但SoC设计仍能够通过运用传统的主流DDR2存储器接口来获得好处。出于这个原因，重点在于，SoC设计人员应当理解如何选择存储器接口完全就是在选择另一个复杂的混合信号IP模块。如以下电路所述，作为用于完成关键时序要求的时序电路，采用了与本文所讨论目标相同的混合信号构建模块。

高性能DDR2 SDRAM存储器的好处在于要求SoC接口设计者找出实施存储器子系统集成的方法，并关注好细节。数据速率在随着DDR2 400、DDR2 533、DDR2 677以及目前DDR2 800的发展，数据速度也在增加，与存储器接口相关联的时序和信号集成的复杂度也在显著地增加。实现更高的速度要求在工程设计付出更多的努力。在理想情况下，这种转移原来计划在400 Mbps的应用首次实现时进行。对于DDR的信号发生来说，增加频率会将总位时间从2.5纳秒缩短至1.25纳秒，而这个1.25纳秒还要分划成各625皮秒的建立和保持时间预算。源同步时序取决于DQ数据边沿的放置点与DQS选通脉冲边沿之间位置的不确定性。任何偏差、抖动或不确定的分量均有可能侵蚀建立和保持时间的裕量。.

总时序由三项预算构成：发送器、连线和接收器，而这些预算要受到以下三个条件的影响：

印刷电路板和封装偏差

某个特定字节的DQS与DQ之间的电气长度差异必须缩小以满足目前已经减少的时序预算要求。 码间干扰（ISI）

这个效应指接收器处出现的随机信号位的重叠现象，并会随着线网电容性负荷以及频率决定的通道布线损失而加剧。 SSO推出（Push-out）

在写操作期间，在一个字节的8个DQ信号后，DQS会落后90度的相位开始发出。在8个DQ线同时切换时，所导致的通过封装接线电感所产生的电流会导致供电轨压降低，导致DQ信号的输出发生延迟。这种“推出（push out）”现象会减少可用建立时间预算。

存储器接口折衷方案

一旦你理解了创建高速存储器接口所涉及的全部动态状况和复杂性，则您就有了两个选择方案：一个采用内部装配的独立I/O、DLL、PLL以及胶合逻辑电路的套件，另一个采用由IP供应商提供的完全装配好的DDR2存储器PHY宏。

采用内部装配套件时，系统性能只有在实施完成后才知道，而且要求采用高速逻辑电路/系统集成商。您还需要一位在晶体管级SPICEY建模方面拥有丰富经验的工程师。您将要求配备一位经验丰富的信号完整度工程师以及用于追踪布局、接口和DIMM的PSB模型。

采用IP供应商提供的完全装配好的PHY时，您的设计方案会拥有一部分内置的裕量，并且可以根据已知的设计方案对系统性能有更大的确定性。您还可以从降低风险和缩短开发时间方面获益。此时就不再需要高速逻辑电路/系统集成商，而且您可以接触到经验丰富的信号集成团队所提供的服务。您可以在这些方面获得成功，所谓的折衷放到了上市周期方面。

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图2 完整的DDR2存储器接口解决方案

图片译文： On-Chip Buses 片上总线 SW Interface 软件接口

DesignWare DDR2 Memory Controller DesignWare DDR2存储器控制器 DesignWare DDR2 Protocol Controller DesignWare DDR2通信协议控制器 Multi-port indterfaces and Memory Scheduler 多端口接口和存储器规划器 Memory Protocol Unit 存储器通信协议单元 Software Interface Unit 软件接口单元

DesignWare DDR2 Memory Models DesignWare DDR2存储器模型

在系统级芯片内实施物理层连接IP

从SoC集成商的角度来看，IP供应商不仅应当解决上述所有问题，而且应当提供对各方面观点，包括芯片平面规划、集成、模拟/混合信号在SoC内的集成、电路板上的SoC，也就是，I/O的LEF和SPICE模型。

由于IP供应商通常并不了解客户将会把IP放置在何处，所以必须在试验芯片上对IP对噪声的抑制能力进行彻底的测试，要仿真一个噪声非常大的SoC环境，同时执行抖动测量。

从测试工程师的角度来看

测试是任何产品进入生产阶段的里程碑。测试和产品工程师的需要必须计算在内，这样才能成功达到这一目标。在选择IP时必须考虑到以下因素：

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SoC设计者并没有设计IP，因此无法添加测试功能。如果他们不能在试验台上仿真这个IP，那么就无法测试IP。请确保IP内集成了正确的测试功能。

SoC测试工程师通常建立了一些在仿真中输入/输出的向量。在典型情况下，这些向量不会包括必须手工编码的模拟测试工作。

测试工程师必须设计测试以达到合格的模拟故障覆盖度。但设计人员对IP的模拟部分了解并不很多。

绝大多数的模拟电路测试均要求采用外部硬件才能正确执行。而安装设置这些硬件也需要花费时间。因此，这通常意味着在SoC设计完成时才是实际芯片第一次接受试验向量/代码的时候。

所以，测试工程师如何将PCI Express符合度的Eye-Mask结合到ATE之内且不改变信号呢？他当然不能在每一个引脚上都接上一个高速测试仪器。测试工程师所关注的是，采用环路方法的简单的合格/失败测试并不能了解自己拥有多少裕量，因为能够通过环路试验的芯片有可能在面对真实世界条件时发生故障。通过运用电压和相位裕量预留方式，可以在生产测试环境下对连接进行可靠的测试。这些限制条件由随着IP提供的简单输入和对比向量来确定。表2中将Synopsys所提供的方法与传统方法进行了对比。

IP知识

Synopsys

有文档记录的测试解决方案 提供向量

价格低廉的数字测试仪 最低 高

其他IP产品 全凭自己

测试工程师需要制订测试计划和编写代码

昂贵的混合信号测试仪或昂贵的测试用机架。

测试工程师需要深入了解IP的运行原理

取决于测试工程师的努力程度以及对IP的了解程度 高

> 500 ms 高

最低

PCIe HY）为70 ms，x8为90 ms 最低

表2 高速SerDes测试对比（TE指测试工程师）

总结

目前对于复杂物理层连接IP的需求量正在上升，这就要求工程师能够采购到高质量的IP，并掌握一系列的集成技巧。而对于深亚微米制程效应的透彻了解也对设计有效运行、可靠耐用、生产成本合理的模拟/混合信号设计方案有着必要性。这样就要求IP供应商与制造过程工程师、电路设计人员和EDA供应商完美配合，开发出能够容纳制程变动并同时将其他事项纳入考虑的IP产品。那些仔细选择了这样的IP供应商并坚持采用最佳规范的工程师将能够获得成功，他们能够成功地将精力放在自己的设计方案上，因为他们清楚地知道，自己使用了经过实际验证的IP和技巧，这些IP和技巧能够在器件实施和最终产品测试的整个过程中正确地发挥其功能。

本文来源：https://www.bwwdw.com/article/ws14.html