基于CPLD的光伏逆变器锁相及保护电路设计

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光伏逆变器的锁相控制技术推荐度：
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第１ｌ卷第８期电手元嚣件主用

Ｖ０１．１１Ｎｏ．８２００９年８月

ＥｌｅｃｔｒｏｎｉｃＣｏｍｐｏｎｅｎｔ＆ＤｅｖｉｃｅＡｐｐｌｉｃａｔｉｏｎｓ

Ａｕｇ．２００９

基于ＣＰＬＤ的光伏逆变器锁相

及保护电路设计

罗佩．王厚军

（电子科技大学自动化工程学院，四川

成都６１００５４）

摘要：针对“５ｋＷ光伏并网逆变器”实际项目中的锁相及保护电路。分析了光伏逆变器在硬件锁相和硬件保护等方面的需求。给出了基于ＣＰＬＤ的数字锁相技术和保护电路的理论原理，以及模块设计与实现方法。

关键词：光伏逆变器；ＣＰＬＤ；数字锁相；电路保护

Ｏ引言

在光伏并网系统的逆变器电路中。对电网电压的锁相是一项关键技术。由于电力系统在工作时会产生较大的电磁干扰，因此。其简单的锁相方法很容易受到干扰而失锁。从而导致系统无法正常运行。在这种情况下．设计采用对电网电压进行过零检测后再将信号送入ＣＰＬＤ．然后由ＣＰＬＤ实现对电网电压进行数字锁相的方法，可以有效地防止相位因干扰而发生抖动或者失锁的现象。保证系统的正常运行。另外，本系统还使图ｌ

５

ｋＷ光伏并网逆变器系统结构图

用ＣＰＬＤ对ＤＳＰ产生的ＰＷＭ波控制信号和系统运个５４Ｖ１８功能模块组成。可提供１６００个５ａｓ延迟行时的各项参数进行监控，一旦发现异常，立即可用门。

使系统停机，并通知ＤＳＰ发生异常，从而实现了对系统的硬件保护。

２数字锁相电路的设计与实现

ｌ

系统整体结构组成

数字锁相电路的系统结构图如图２所示。该电路由数字鉴相器、数字滤波器和数控振荡器组

本文所介绍的设计方法是５ｋＷ光伏并网发电

成。

系统中逆变器的一部分。该光伏并网逆变器可实如果把图２所示的数字锁相电路中的数字滤现额定功率为５ｋＷ的太阳能电池阵列的最大功率波器看成一个分频器，则其分频比为ＭｆＪＫ，此时跟踪与并网输出。其逆变器的系统结构图如图１的输出频率为：

所示。

．ｆ＝Ｋ＇ＡｄＰＭｆＪｋ

本控制系统由ＴＩＤＳＰ２８１２作为主控芯片．

其中，△巾为输入信号ｙ。与输出信号ｙ：的相

ＸｉｌｉｎｘＣＰＬＤ

ＸＣ９５７２ＸＬ用作数字锁相与保护电

路。ＸＣ９５７２ＸＬ为３．３Ｖ内核电压的ＣＰＬＤ．它由４

收稿日期：２００９－０３－０３

图２数字锁相系统结构图

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电予无嚣件主硐２００９．８伽似ｅｃｄ匝ｃｎ

万方数据

第ｌｌ卷第８期２００９年８月

Ｖ０１．１ｌＮＯ．８

龠瓣霪缔瘗硒

Ａｕｇ．２００９

位差；．疋为环路的中心频率。那么，该数控振荡器的输出频率为：

妊舟Ｋ’厶由＾ｌ铅＠№

由于锁定的极限范围为Ｋ，△中＝±１，所以．可得到环路的捕捉带：

颤矗币＝Ｍｆｄ（ｋＮ）

这样，当环路锁定时，五钒。其系统稳态相

位误差为：

Ａ中（ｏｏ）＝ＮＫ鲥ｉ）他ｊ㈣

可见，只要合理选择Ｋ值，就能使输出信号ｙ：的相位较好地跟踪输入ｙ。的相位，从而达到锁定之目的。如果Ｋ值选的太大．环路捕捉带就会变小，这将导致捕捉时间增大；而如果Ｋ值太小．则可能会出现频繁进位，借位脉冲，从而使相位出现抖动。

根据图２给出的数字锁相环的原理框图．可用ＶＨＤＬ语言分别对该系统进行设计。其中数字滤波器由Ｋ模计数器组成。数控振荡器包括脉冲加／减控制电路和Ⅳ分频器等。２．１数字鉴相器

数字鉴相器通常可选用边沿控制型鉴相器、异或门鉴相器、同或门鉴相器或ＪＫ触发器组成的鉴相器等。本数字鉴相器是一个相位比较装置．主要通过比较输入信号ｙ。（相位①。）与输出信号ｙ：（相位西２）的相位来产生一个误差信号“，其

相位差为△中＝中广西：。当△中＝啦（输入信号脉宽

的一半）时，其鉴相器输出为方波，属于相位锁定阶段。在这种情况下，只要可逆计数器的Ｋ值足够大．其输出端就不会产生进位脉冲或借位脉冲。在环路未锁定时，若△①＜①。，其输出脉冲的

占空比小于５０％；而当△①＞①。，其占空比大于５０％，该输出电压ｎ将加到Ｋ模可逆计数器的ＵＰＤＮ输入端。

２．２数字滤波器

计数器可设计成一个１７位可编程（可变模数）可逆计数器。计数范围为２３—２１７。可由外部置数

ＤＣＢＡ控制。其输入频率五＝顺。当鉴相器输出ｙｄ

为高电平时，Ｋ模计数器进行减计数，计数到

“０”时。输出一个借位脉冲ＤＮ；而当鉴相器输

出ｎ为低电平时，Ｋ计数器进行加计数，当计数

万方数据

到某一设定值“ＤＣＢＡ”时，将输出一个进位脉冲ＵＰ。ＵＰ和ＤＮ可作为脉冲加，减电路的“加”和“扣”脉冲控制信号。２．３数控振荡器

本电路由Ｄ触发器、ＪＫ触发器和与门、或门等电路组成。当数字滤波器ＵＰ输出端输出一个进位脉冲时。系统便在ＩＮＣ下降沿到来后，在脉冲加，减电路的输出端ｆｏｕｔ插入一个脉冲信号。也就是使相位提前半个周期；反之，当数字滤波器ＤＮ端输出一个借位脉冲时，在ＤＮ下降沿到来后，系统就会在脉冲ＪＪｎ／减电路的输出序列中扣除一个脉冲信号。也就是使相位滞后半个周期。且这个过程是连续发生的。这样，脉冲加／减电路的输出经Ｎ分频器模块（ｎｅｏｕｎｔ）分频后，即可使输出信号的相位接受调整控制，最终达到锁定。当环路锁定后。输出与输入信号之间会存在一定的相位误差。

３保护电路的设计与实现

本系统中的保护电路主要Ｉ妇ＰＷＭ波形监视模块和系统参数监视模块组成。其保护电路结构如图３所示。

Ｉ撼㈣数字滤波器ｌ

碟

ｌ

Ｐ、Ⅳ撇处理模块Ｌ３塑路－ＰＷ旦Ｍ

脉宽异常检测ｌｌ共态导通检测

图３保护电路结构图

图３中的脉宽异常检测模块由３个９位使能计

数器组成，ＤＳＰ输出的三路ＰＷＭ信号分别作为计数器的使能信号输入。当控制信号有效时，计数器开始计数，计数器的上限值为４００，即２００斗ｓ，当控制信号的有效宽度小于２００Ｉｘｓ时（在本系统中ＤＳＰ的控制周期为５５斗ｓ），即认为该ＰＷＭ波正常，系统会将控制信号直接输出；如果大于２００斗ｓ，则认为ＰＷＭ波出现异常，此时系统将立即切

位）ｇｏｗ．ｃｃｄａ．ｃｎ

２００９．８电子充嚣件主用２９

第１ｌ卷第８期２００９年８月

电予元嚣件盔用

ＥｌｅｃｔｒｏｎｉｃＣｏｍｐｏｎｅｎｔ＆ＤｅｖｉｃｅＡｐｐｌｉｃａｔｉｏｎｓ

Ｖ０１．１１Ｎｏ．８

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断ＰＷＭ波的有效输出而停机。并把异常中断信号和异常状态码信息报告给ＤＳＰ。共态导通模块可用于监视逆变器系统。从而控制半桥高低端的两路对称ＳＰＷＭ波信号。保证这两路信号输出不会出现共态导通的情况。另外，由模拟比较器产生的系统过电压、过电流和温度异常等报警信号。经过数字滤波后，将送入ＰＷＭ波处理模块。这样，在系统出现异常时，即可由ＣＰＬＤ实现硬件上的停机保护动作。

图４所示是保护电路的系统顶层图。图５所示是该保护电路的仿真波形。

图５保护电路的仿真波形

４结束语

本文介绍了基于ＣＰＬＤ的光伏并网逆变器的锁相及保护电路的设计与实现方法．该电路目前已经在项目组的５ｋＷ光伏并网逆变器中成功运用，实际使用证明，该电路可为系统的长时间稳定运行提供可靠的保障。

参考文献

董介春．基于ＶＨＤＬ语言的数字锁相环的设计与实现们．青岛大学学报（工程技术版），２００４，１９（２）：××【２】

王青松．基于ＤＳＰ和ＣＰＬＤ的数字锁相技术研究叨．机电工程，２００７，ｚ４（１０）：ＸＸ

［１】

图４保护电路的系统项层视图

（上接第２７页）

【．圭皇兰竺）

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