Calibre DRC和LVS验证总结

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Calibre学习总结 第一章 Calibre简述

1. 1 Calibre 简介

Calibre 作为Mentor Graphics 公司出品的后端物理验证（Physical Verification）

工具，它提供了最为有效的DRC/LVS/ERC 解决方案，特别适合超大规模IC电路的物 理验证。它支持平坦化（Flat mode ）和层次化（Hierarchical mode）的验证，大大缩 短了验证的过程；它高效可靠的性能已经被各大Foundry 认证，作为Tape Out 之前的 验证标准。它独有的RVE（Result ViewEnviroment）界面可以把验证错误反标到版图 工具中去，而且良好的集成环境便于用户在版图和电路图之间轻松转换，大大提高了 改错的效率。xCalibre 具有版图寄生参数抽取的功能。

1．2手册

在工作站下输入mgcdocs &命令，就可阅读Calibre的所有手册。

1．3几个常用的缩写命令

1、 SVRF---Standard Verification Rule Format（标准的检查文件）

2、 RVE---Results Viewing Environment(显示结果用的环境窗口)

3、 SVDB---Standard Verification Database (LVS results)

4、 DRC---Design Rule Checking

5、 LVS---Layout Versus Schematic

6、 ERC---Electrical Rule Checking

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第二章Calibre DRC

2． 1数据准备

完成CalbireDRC需要的数据有版图数据和执行DRC检查的命令文件（Runset）。版图

数据支持GDSII、CIF、BINARY、ASCII 格式。

2．2流程图

Runset

Calibre DRC ASCII Report DRC Results Database

Locate Errors Using Calibre RVE and Layout Tool

Completed Layout Correct Layout Errors

2．3 DRC Runset File 1 基本控制，原有DRACULA的file可以用drac_cvt sourcefile targetfile命令来转换。

（1）Calibre是一个“Edge－Based”Tool，默认错误的显示是边

Error is between these edges

(2)DRC 检查的结果有三种控制 Euclidean（default）、Square、Opposite。

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(3)常用的几条检查规则，具体可阅读Calibre的手册

(a) Internal（内边对内边）用来检查 Width、Overlap； (b) External（外边对外边）用来检查 Space、Notch； (c) Enclosure（内边对外边）

2 一般的DRC检查文件包含以下几个部分：

(1) 运行设置，设置GDS的位置，结果文件放的位置等； (2) 层次定义，定义输入的层次；

(3) 层次运算，产生运算需要的一些中间层次； (4) 规则检查，具体对每条规则的检查；

(5) 选择控制，可以只检查某几条规则或者只检查某个单元。

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3一个简单的Rule File，“//”后面为注释

//―――――――――――――――――――――――――――― LAYOUT PATH “/home/*…….” //GDS的路径 LAYOUT PRIMARY “*” //GDS的顶单元名 LAYOUT SYSTEM GDSII //版图数据的格式

//―――――――――――――――――――――――――――― DRC MAXIMUM RESULTS 500 //最大错误输出数目

DRC RESULTS DATABASE “/home/*……” //存放DRC错误数据的路径及名称

DRC SUMMARY REPORT “/home/*……” HIER //存放DRC简述文件的路径及名称 //――――――――――――――――――――――――――――

DRC CELL NAME YES CELL SPACE XFORM //表示底层的错误将直接在底层显示 PRECISION 1000

RESOLUTION 10 //两句合起来表示检查的数据格点为 10/1000＝0.01 //――――――――――――――――――――――――――――

FLAG OFFGRID YES //在Summary Report 里显示不在格点上的版图的坐标 FLAG SKEW YES //在Summary Report 里显示不是45度线的版图的坐标 FLAG ACUTE YES //在Summary Report 里显示锐角的版图的坐标 //――――――――――――――――――――――――――――－

//输入层次的定义 LAYER nwelli 1 LAYER ndiffi 2 LAYER pdiffi 3

. . .

//TEXT层及连接性的定义

TEXT LAYER 60 ATTACH 60 met1 TEXT LAYER 70 ATTACH 70 met2 //定义连接

CONNECT met1 poly1 BY cont CONNECT met1 ndiff BY cont CONNECT met1 pdiff BY cont CONNECT met2 met1 BY via1 CONNECT met1 allnsub BY cont SCONNECT allnsub nwelli

//顶层数据的定义，有利于提高检查速度 LAYOUT TOP LAYER pad met2 via1

//――――――――――――――――――――――――――― //层次的运算

fpoly = poly1 INTERACT celiso tpoly = poly1 NOT INTERACT celiso

pcode = SIZE pcodei BY 0.15 OVERUNDER

.

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. .

//一般用来层次运算用的命令大概有：INTERACT 表示有任何重合关系的，

//相当于DRACULA的OVERLAP。NOT ,AND,OR,SIZE 同DRACULA。SIZE 后面 //加上UNDEROVER 表示先缩小再放大，OVERUNDER表示先放大再缩小。 //wmet1 = WITH WIDTH met1 >=10 表示找出宽度大于等于10的铝。 //――――――――――――――――――――――――――――――― //具体的规则检查 //FLAG CHECK

acute_chk { //acute_chk表示这个错误的名称,随便定义 @ flag acute yes //@开头表示注释会在RVE的注释窗口里显示 DRAWN ACUTE //每条检查必须包含一条可以输出错误的命令 } //一对花括号表示执行一条规则检查

//上面这条规则检查的目的是在版图上直接显示锐角的地方。 offgrid_chk{

@ flag offgrid yes DRAWN OFFGRID

} //直接在版图上显示不在格点上的地方 skew_chk {

@ flag skew yes DRAWN SKEW

}// 直接在版图上显示非45度线的地方

//―――――――――――――――――――――――――――― // well check

GROUP nwchk nw_chk? //？是一个通配符，这句语句是将所有以nw_chk开头的错

//误定义成一个名称为nwchk的集合。可以通过

//DRC SELECT CHECK nwchk 这个语句来控制DRC检查 //只检查这个集合，也可UNSELECT去掉这个集合。

nw_chk1 {

@ nwell width must >=2.5

INT nwelli <2.5 ABUT <90 SINGULAR REGION

} // N阱的宽度检查，后面的ABUT<90 SINGULAR REGION 是secong key words 。 //ABUT<90一般都要加上，表示有交叉的地方的角度小于90度报错 //SINGULAR一般也要加上，表示有点碰点或者点碰线的地方都报错 //REGION 是一个显示控制，表示显示错误时显示范围

nw_chk2{

@ nwell of same potential space must >=1.4

EXT nwelli < 1.4 ABUT<90 SINGULAR REGION SQUARE CONNECT } // 同电位的阱间距必须不能小于1.4 。SQUARE 是输出结果控制，上面有详细说明 //CONNECT 是连接控制，表示凡是通过铝或其它连接层有连接关系的阱。

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OVERALL COMPARISON RESULTS

＃ ＃ ＃＃＃＃＃＃＃＃＃＃＃＃＃ ＃ ＃ ＃ ＃ ＃ ＃ INCORRECT ＃ ＃ ＃ ＃ ＃ ＃ ＃ ＃＃＃＃＃＃＃＃＃＃＃＃＃

Error: Different numbers of nets.

Error: Different numbers of instances. Error: Connectivity errors.

Error: Instances of different types or subtypes were matched. Error: Property errors.

Warning: Unbalanced smashed mosfets were matched.

Warning: Ambiguity points were found and resolved arbitrarily.

*******************************************************************************

* CELL SUMMARY *

*******************************************************************************

Result Layout Source ----------- ----------- ------------- INCORRECT TOPCELL TOPCELL

可见总的比较结果是不正确，错误有5 种： 不同网络、不同元件个数、连接错误、不同元件类型、属性错误，CELL SUMMARY 里面有Layout 和Source 的TOPCELL 不匹配。然后直接翻页到文件的后面，看到INFORMATION AND WARNINGS 栏：

*******************************************************************************

INFORMATION AND WARNINGS

*******************************************************************************

这里列出了匹配的统计情况（同dracula lvspr.lvs 的最后），可以看见SOURCE 和 LAYOUT 匹配了多少，各有多少没有匹配，错在哪种单元上面等，这里可以看出共 有10 个layout 单元和16 个source 单元没有匹配。下面是管子等删减的情况统计：

o Statistics:

310940 layout mos transistors were reduced to 94596. 24286 connecting nets were deleted.

171921 mos transistors were deleted by parallel reduction.

16 mos transistors and 16 connecting nets were deleted by series reduction. 44407 mos transistors and 24270 connecting nets were deleted by split-gate reduction.

106383 source mos transistors were reduced to 28181. 22460 connecting nets were

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deleted.

36983 mos transistors were deleted by parallel reduction.

16 mos transistors and 16 connecting nets were deleted by series reduction. 41203 mos transistors and 22444 connecting nets were deleted by split-gate reduction.

20 series/parallel layout resistors were reduced to 6. 8 connecting nets were deleted.

141 unused layout mos transistors were deleted. 141 unused source mos transistors were deleted. 2 unused layout resistors were deleted. 47 nets were matched arbitrarily.

下面是顶层端口对应情况,这个很重要：

Initial Correspondence Points:

Ports: vdd VDD33 SAVDD VSS VSSD SAVSS EB_RDVAL EB_WDRDY EB_RBERR EB_WBERR SI_NMI SI_INT[5] SI_INT[4] SI_INT[3] SI_INT[2] SI_INT[1] SI_INT[0] SI_ENDIAN

SI_COLDRESET EB_ARDY SI_RESET EJ_DINTSUP EJ_DINT CACHE_CE TRST TMS TCK TDI SI_ERL SI_EXL SI_RP SI_CLKOUT SI_SLEEP SI_TIMERINT EB_AVALID EXT_CLK EXT_CLKEN EB_INSTR EB_WRITE EB_BURST EB_BFIRST EB_BLAST EJ_DEBUGM EB_BE[3] EB_BE[2] EB_BE[1] EB_BE[0] FREF PLL_TEST SI_PLLCLK

如果Ports 部分没有出现顶层模块的所有端口， 则肯定会导致整个比较的失败，因 此如果端口方面信息错误的话， 应该去查一下版图抽取的时候是否出了问题，可以 去看TOPCELL.sp 和TOPCELL.rep.ext。注意： Ports 报告的数目和LVS Report

MAXIMUM number 的设置数据有关，最好使number 大于顶层的端口数目。下面是 具体详细的连接信息。如果发现端口基本正确，可以直接到文件的前面看详细的 Error 信息。CELL SUMMARY 下面是LVS PARAMETERS 部分，即回放LVS 比 较的所有选项设置：

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看TOPCELL.rep 的方法是：先看OVERALL COMPARISON RESULTS，看总体比较是否正确，如果不对，看错误的类型；然后去文件后面看INFORMATION AND

WARNINGS ， 看具体元器件匹配的情况， 尤其是下面的Initial Correspondence Points Ports 中顶层端口匹配的情况，如果端口没有匹配好，去查版图抽取的情况；如果出现很多大量的管子不匹配，请检查电源网络是否有开路，短路现象，同时可以设置LVS Recongnize gates 和LVS Reduce split gates 为yes 再试一次（即允许pin 交换和删减复杂门）；最后可以回到文件开头看INITIAL NUMBERS OF OBJECTS 和NUMBERS OF OBJECTS AFTER TRANSFORMATION ， 以及具体的INCORRECT NETS ， INCORRECT INSTANCES，PROPERTY ERRORS 信息，在版图和电路图上找到相对应的地方进行检查。

注意：对于短路现象，则Layout 中的网络数目必然少于Source 中的，并且出现Layout 中几个网络对应与Source 中的一个网络的信息；对于开路，Layout 中的网络数目必然大于Source 中的，且Source 中的一个网络可以对应与Layout 中的几个网络。

3． 7用RVE看结果及改错

与DRC 一样在运行目录下激活RVE 或者在Virtuoso 中Start RVE ：

calibre -rve svdb

svdb 是LVS Runset 中MASK SVDB DIRECTORY \中所确定的数据库名称，LVS 所有信息（包括版图抽取）都存放在该数据库。

当用RVE窗口来Debug时，在版图的Calibre菜单下的Setup 的RVE的设置里选中Edit-in-place while highlighting , 在Layout cells 的命令行里输入版图库的名称，在Schematic cells 的命令行里输入逻辑库的名称。 RVE激活后，打开窗口如图7

可以看见被Query 的Cell 叫cache_core，即本设计的TOPCELL。RVE 的左边一栏 是：输入文件：Runset 文件、SOURCE 文件；输出文件：Layout 网表、抽取报告、 LVS 比较报告、ERC 电气检查结果。这些都可以用鼠标单击即可打开，如下面的 Runset 文件：

同样可以点击打开Source Netlist：

可见SOURCE 的网表的层次十分清楚，这都很有利于后面的对应到版图和改错。打开LAYOUT 网表：

Layout 的网表层次关系也十分清楚，这些都有利于理清版图的层次。抽取版图的信息报告（TOPCELL.rep.ext）如下：

LVS 比较的结果报告（TOPCELL.rep）如下：

RVE 的右边一栏（见图7）是错误的列表，每种错误类型（Discrepancy）和具体错 误的个数；下面一栏是具体某个错误的详细信息，比如座标位置。错误的详细信息 已经高亮度显示（黄色,蓝色，绿色），右键点击左边Layout Name 栏的错误点，选

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Zoom to Point，如图：

在Virtuoso 中会立刻高亮显示该处的位置。这样每个错误都可以直接定位到版图上，改起来很方便。同时还可以选上图的Highlight Closeset，可以高亮附近的网络和器件。更为巧妙的是，图7 下面Source Name 栏相对应的错误点也可以直接在版图工具中显示，右键点Source Name 对应的错误点，选Highlight Net，如图15：

Calibre 会打开新的Virtuoso 窗口，如图16：

然后在新打开的窗口高亮该网络：

这样很方便Discrepancy 中Layout 与Source 具体位置的对比，便于及时找到错误。对于图10 中Layout Netlist 中的每一个网络名称和元件，都可以直接在Layout Netlist窗口中单击该名称，在Virtuoso 中会立刻显示，就像超链接一样，见图18：

图18 询问用户是否现在显示该网络或者元件，选Yes , Virtuoso 中会高亮该网络或器件。

这也很容易理解，因为Layout Netlist 本来就是Calibre 根据Runset 规定的层次抽取出来的，因此每个网络或者元件，数据库中都有记录。对于图9 的Source Netlist ，同样可以用类似的方法点击网络或元件（只对顶层模块），来在版图工具中显示。因此利用RVE 读入LVS 的结果数据库把电路图网表，版图网表，LVS 比较结果紧密地联系起来，集成在非常方便的图形工具中，用超链接的方式快速找到每个节点，每个器件与版图的对应关系，又凭借着电路图网表窗口和版图网表窗口良好的层次化结构，因此能很快的找到错误的所在。这也是Calibre RVE 最出色的方面之一。

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