大规模集成电路设计答案(1) - 图文

`CMOS反相器电路图、版图、剖面图

CMOS的广泛使用，是由于解决了latch-up效应 Latch-up效应解释、原理、解决方法（略）

避免栅锁效应方法：用金掺杂或中子辐射，降低少数载流子寿命；深阱结构或高能量注入形成倒退阱；将器件制作于高掺杂衬底上的低掺杂外延层中；沟槽隔离。

在基体（substrate)上改变金属的掺杂，降低BJT的增益 ? 避免source和drain的正向偏压

? 增加一个轻掺杂的layer在重掺杂的基体上，阻止侧面电流从垂直BJT到低阻基体上的通路

? 使用Guard ring: P+ ring环绕nmos并接GND；N+ ring环绕pmos 并接VDD，一方面可以降低Rwell和Rsub的阻值，另一方面可阻止栽子到达BJT的基极。如果可能，可再增加两圈ring。

? Substrate contact和well contact应尽量靠近source,以降低Rwell和Rsub的阻值。 ? 使nmos尽量靠近GND，pmos尽量靠近VDD,保持足够的距离在pmos 和nmos之间以降低引发SCR的可能

? 除在I/O处需采取防Latch up的措施外，凡接I/O的内部mos 也应圈guard ring。 ? I/O处尽量不使用pmos(nwell)

门级电路图（AOI221） AOI221=(AB+CD+E)’

伪NMOS:

伪NMOS的下拉网络和静态门的下拉网络相似，上拉网络是用一个PMOS管，且此管输入接地，因此PMOS管总是导通的。

动态电路：

动态电路用一个时钟控制的PMOS管取代了总是导通的PMOS管，克服了有比电路的缺点。 动态电路速度快，输入负载小，切换时不存在竞争电流，而且动态电路没有静态功耗。 动态电路存在的根本性问题就是对输入单调性的要求。

多米诺电路：

多米诺电路由一级动态门和一级静态CMOS反相器构成。典型结构： 下拉网络+上拉预充值网络+反相器构成 过程就是充值+求值的过程

在多米诺电路中，所有门的预充、求值都可以用一个时钟控制。求值期间，动态门的输出单调下降，所以静态反相器的输出单调上升。多米诺电路是同时进行预充，但求值是串行的。

逻辑功效（logic effort）

逻辑功效定义为门的输入电容与能够提供相同输出电流的反相器的输入电容的比值。也就是说逻辑功效表示某个门在产生输出电流时相比反相器的糟糕程度。逻辑功效不仅使我们能容易计算时延，它也向我们展示了如何确定晶体管的尺寸以优化路径中的延时。

组合逻辑延迟由 门延迟 和 路径延迟 组成。 怎样优化延迟？

优化门延迟：

1、可以加大驱动门的晶体管尺寸 2、重新设计逻辑以减少门的扇出 优化路径延迟：

减少最长延迟的唯一办法就是提高关键路径的逻辑门的工作速度。可以通过增加晶体管尺寸或减小连线电容来实现。

时序逻辑电路

状态机：摩尔机、米莉机

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