EDA课程设计 - 交通灯 - 图文

交通信号灯控制电路设计

一、概述

城市道路交叉口是城市道路网络的基本节点，也是网络交通流的瓶颈。目前，大部

分无控制交叉口都存在高峰小时车流混乱、车速缓慢、延误情况严重、事故多发、通行能力和服务水平低下等问题。特别是随着城市车流量的快速增长，城市无控制道路交叉口的交通压力越来越大。因此，做好基于EDA技术平台的交叉口信号控制设计是缓解交通阻塞、提高城市道路交叉口车辆通行效率的有效方法。交通信号控制的目的是为城市道路交叉口(或交通网络)提供安全可靠和有效的交通流，通常最为常用的原则是车辆在交叉口的通过量最大或车辆在交叉口的延误最小。 交通信号灯控制电路是显示主干道和支干道交替放行时间并用试验箱左上角的彩灯来红黄绿支红代替信号灯的一种实际电路。设计一个基于FPGA的红绿灯交通信号控制器。假设某个十干黄绿道字路口是由一条主干道和一条次干道汇合而成，在每个方向设置红绿黄三种信号灯，红灯亮禁止通行，绿灯亮允许通行。黄灯亮允许行驶中车辆有时间停靠到禁止线以外。

主干道本课程的基本原理是在合适的时钟信号的控制下，使主干道与支道的红黄绿灯循环显示，用VHDL语言编辑文本程序，按设计要求连接好线以后，进行波形仿真，仿真结果正确后下载程序并对试验箱进行调试，使其最终的显示结果符合设计要求。

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二、方案设计与论证

在硬件时钟电路的基础上，采用分频器，输出一个1S的时钟信号，在时钟信号的控制下，实现主干道和支干道红绿灯交替显示。 红绿灯交通灯控制器层次设计：

EDA技术的基本设计方法有电路级设计方法和系统级设计方法。电路级设计方法已经不能适应新的形势，本系统采用的是系统级层次设计方法，对整个系统进行方案设计和功能划分，系统的关键电路用一片FPGA芯片实现，首先用VHDL语言编写各个功能模块程序，最后通过综合器和适配器生成最终的目标器件，然后用顶层原理图将各功能模块连接起来。下面给出各模块的VHDL设计过程和仿真结果。 1、 系统时序发生电路clk_gen的VHDL设计

在红绿灯交通信号控制系统中，大多数的情况是通过自动控制的方式指挥交通的。因此，为了避免意外事件的发生，电路必须给一个稳定的时钟（clock）才能让系统正常运作。但为了配合高峰时段，防止交通拥挤，有时也必须使用手动控制，即让交警能够顺利地指挥交通。Clk_gen电路最主要的功能就是产生一些额外的输出信号，并将其用做后续几个电路的使能（enable）控制与同步信号处理。

该电路的核心部分就是分频电路，通过对外接信号发生器提供1kHz的时钟信号进行1000分频，得到一个周期为1秒的输出使能信号ena_lhz（占空比1：1000）和flash_lhz

.. ..

（占空比1：1）；4分频后得到红绿灯信号译码电路所需的频率为250Hz的显示使能信号ena_scan。

architecture one of fenpingqi is

signal counter:integer range 0 to 4999999; Begin

process (CLR,CLK) Begin

if(CLK='1' and CLK'event) then if CLR='1' then counter<=0;

elsif counter =4999999 then counter<=0; q<=not q; else

counter<=counter+1; end if;

end if; end process; end one;

2、 开关控制部分的ASM图

i、j、k、分别代表开关状态；1表示开关闭合，为高电平；0表示开关断开为低电平。当开关处于不同的状态时，分别给变量G不同的值，用来实现控制通行时间。

X<=i&j&k X=001 y G=29 X=010 y G=39 X=100 y G=49 G=0

.. ..

x<=i&j&k;

cnt:process (clk)

variable s:integer range 0 to 49; variable g:integer range 0 to 49; variable nclr,en:bit; Begin

if x<=\elsif x<=\elsif x<=\else g:=0; end if;

3、 信号灯转换控制部分的ASM图

Rm、Ym、Gm分别表示主干道红、黄、绿；Rf、Yf、Gf分别表示支道红、黄、绿； S表示灯亮的时间；nclr是计时器的清零端，低电平有清零；en是计时器的使能端，高电平使能。

Gm<=’1’ Rf<=’1’ S=S+1 nclr=‘1’ en=‘1’ y S=3 S=G y Ym<=’1’ Rf<=’1’ nclr=‘0’ en=‘0’ Rm<=’1’ Yf<=’1’ y nclr=‘0’ en=‘0’ y S=G S=S+1 nclr=‘1’ en=‘1’ S=3

Rm<=’1’ Gf<=’1’

if (clk'event and clk='1') then

.. ..

if nclr='0' then s:=0; elsif en='0' then s:=s;

else s:=s+1; end if;

case state is

when a=>rm<='0';ym<='0';gm<='1'; rf<='1';yf<='0';gf<='0'; if s=g then

state <=b;nclr:='0';en:='0'; Else

state<=a;nclr:='1';en:='1'; end if;

3、状态装换

(1)开始设置为支路为绿灯、主路为红灯，持续时间为30秒； (2)30秒后，支路由绿灯变为黄灯，主路红灯不变，持续时间为4秒； (3)4秒后，支路由黄灯变为红灯，主路由红灯变为绿灯，持续时间30秒； (4)30秒后，支路红灯不变，主路由绿灯变为黄灯，持续时间为4秒； (5)4秒后，支路由红灯变为绿灯，主路由黄灯变为绿灯，持续时间为30秒；

随时间，主、支系统依次循环，可以自动切换，红绿灯时间间隔可以手动设置，以适应不同需求。

case state is

when a=>rm<='0';ym<='0';gm<='1'; rf<='1';yf<='0';gf<='0'; if s=g then

state <=b;nclr:='0';en:='0'; Else

state<=a;nclr:='1';en:='1'; end if;

when b=>rm<='0';ym<='1';gm<='0'; rf<='1';yf<='0';gf<='0'; if s=3 then

state <=c;nclr:='0';en:='0'; Else

state<=b;nclr:='1';en:='1'; end if;

when c=>rm<='1';ym<='0';gm<='0'; rf<='0';yf<='0';gf<='1'; if s=g then

state <=d;nclr:='0';en:='0'; Else

.. ..

state<=c;nclr:='1';en:='1'; end if;

when d=>rm<='1';ym<='0';gm<='0'; rf<='0';yf<='1';gf<='0'; if s=3 then

state <=a;nclr:='0';en:='0'; Else

state<=d;nclr:='1';en:='1'; end if; end case;

四、总原理图

1、电路连接图

2、分频器模块

3、交通灯控制器模块

.. ..

4、波形仿真

仿真图一

仿真图二

5、硬件仿真：

为了能对所设计的红绿灯交通灯控制器电路进行硬件测试，应将其输入输出信号锁定在开发系统的目标芯片引脚上，并重新编译，然后对目标芯片进行编程下载，完成红绿灯交通灯控制器的最终开发,其硬件测试示意图如图6-62。不失一般性，本设计选用的EDA开发平台为GW48电路模式为No.5，选择目标器件为Cylone系列EP1C3T144C8芯片。 锁定引脚时将CLK接至clock2（接受1kHz的时钟频率）；内部自复位信号同键3（PIO8）相连；手动、自动切换钮(1:自动、0手动)接键4（PIO9）；:红绿灯状态切换键（每按一次就切换一个状态）接键5（PIO13）； R1接发光二级管D8（PIO23）用于指示南北路口红灯；G1接发光二级管D7（PIO22）用于指示南北路口绿灯；Y1接发光二级管D6

.. ..

（PIO21）用于指示南北路口黄灯；R0接发光二级管D5（PIO20）用于指示东西路口红灯；G0接发光二级管D4（PIO19）用于指示东西路口绿灯；Y0接发光二级管D3（PIO18）用于指示东西路口红灯；NEXT_S 接发光二级管D1（PIO16）用于转态指示。

引脚锁定完成后，重新对该工程进行编译，综合适配后将配置数据下载入GW48实验平台的FPGA中（有关CLK等引脚在FPGA芯片EP1C6Q240C8引脚中的序号，请参见EDA书后的附录的附表）。

选模式5，情况一(红绿灯间隔30秒，黄绿间隔5秒)，设定最右边三个灯(从右到左)为支路灯：红灯、绿灯、黄灯；紧接着为主路：红灯、绿灯、黄灯(6号灯已坏顺延到7号灯)；

仿真图片如下：

图一：支路绿灯，主路红灯

.. ..

图二：支路黄灯，主路红灯

图三：支路红灯，主路绿灯

图四：支路红灯，主路黄灯

.. ..

图五：支路绿灯，主路红灯 五、实验目的

1. 熟练掌握VHDL 语言和MAX+ PLUSII 软件的使用； 2. 理解状态机的工作原理和设计方法；

3. 掌握利用EDA 工具进行自顶向下的电子系统设计方法

六、实验步骤

1.将实验系统上RS232接口与计算机串行口相连。

2.用VHDL将两个方案的源程序输入MAX+ PLUSII 软件中。 3.编译程序并进行引脚分配，最后将程序下载到器件中去。

七、结果分析

本次课程设计基本上满足了任务的设计要求，可以通过开关手动设置主干道和支道每次通行的时间分别为为30s、40s、50s，从而控制通行时间长短的转换；各个状态之间的转化及各个状态的通行时间也可以满足“主干道和支干道自动循环。主干道和支道每次通

.. ..

行的时间为30s，而在两个状态交换过程出现的\主黄，支红\和\主红，支黄\状态，持续时间都为4s”的设计要求。

但是设计也存在一定的缺陷，设计只能完成当开关i，j，k只有一个为高电平时使交通灯正常工作，,其他状态时定义G=0，这时交通灯不能正常工作。例如当X=I&J&K=’101’，时，其波形仿真各个状态时间通行时间长短会出现差错，如下图

然而，这种状况在实际生活中是不允许出现的。其解决方法是：在各个when语句后增加一条if判断语句，判断如果g等于0，则保持原状态，如果g不等于0，则执行原来方案中的状态转换语句。

八、硬件要求

主芯片EPF10K10LC84-4；6个LED灯（红、黄、绿各两个）；四个开关。

九、心得体会

通过课程设计能提高学生对所学知识的综合应用能力，能全面检查并掌握所学内容，在这学期的课程设计中，在收获知识的同时，还收获了阅历，收获了成熟，在此过程中，我们通过查找资料，请教老师，以及不懈的努力，不仅培养了独立思考、动手操作的能力，在各种其它能力上也都有了提高。更重要的是，我们学会了很多学习的方法。

.. ..

通过本学期的这次的课程设计与几次实验，我学会了ＶＨＤＬ语言的一些基本用法，应用了原来不会或者不熟练的句型，如process进程，也学会了一些基本功能的实现方法，如分频，状态控制等。虽然这次实验遇到的问题不少，但是在老师以及同学的帮助下，我都顺利地解决了，并为将来的实践积累了宝贵的经验和教训。通过经常和老师、同学交流，以便及时发现自己在实验中的纰漏和不足，促进进步。

EDA设计中程序调试最为重要，我在编完各模块程序之后，编译查错最初有很多错误，有输入错误，语法错误，通过反复的修改最终通过了编译。必须注意工程名和实体名的一致，在仿真无误的情况下把程序下载到是芯片中，进行硬件的调试。逻辑正确和仿真真确并不代表着实际实验的正确，通常情况下，要适当地调整逻辑以适应硬件。要特别注意仿真时出现的毛刺和偏差，到底是由于仿真设置不合理还是仿真结果确实有问题。

这次课程设计虽然结束了，也留下了很多遗憾，因为由于时间的紧缺和许多课业的繁忙，并没有做到最好，但是，最起码我们没有放弃，它是我们的骄傲！相信以后我们会以更加积极地态度对待我们的学习、对待我们的生活。

实验的顺利完成，与老师的热心指导是分不开的，最后十分感谢胡辉老师的认真负责的工作，让我受益匪浅！

十、参考文献

《EDA技术与实验》 机械工业出版社 李国洪、胡辉、沈明山 《EDA技术实验与课程设计》 清华大学出版社 曹新燕、周凤臣、聂春燕 《EDA技术综合应用实例与分析》 西安电子科技大学出版社 谭会生、翟遂春

附件

1、顶层设计代码

library ieee;

.. ..

use ieee.std_logic_1164.all; use ieee.std_logic_arith.all;

use ieee.std_logic_unsigned.all; ENTITY JiaoTongDeng is

port(clr,clk,i,j,k:in std_logic;

rm,ym,gm,rf,yf,gf:out std_logic; recount:out std_logic; NEXT_S:out std_logic); end entity JiaoTongDeng;

architecture JTD of JiaoTongDeng is component fenpingqi

port(CLR,CLK:in std_logic; q:buffer std_logic); end component; component kongzhi

port(clk,i,j,k:in std_logic;

rm,ym,gm,rf,yf,gf:out std_logic); end component;

component count_down

port(clk,reset, ena_1Hz, recount: in std_logic; load: in std_logic_vector(7 downto 0); seg7:out std_logic_vector(15 downto 0); next_state: out std_logic); end component;

signal Q, signal recount_1,signal next_state_1:std_logic; begin

u1: fenpingqi port map(CLR=>clr,CLK=>clk,q=>Q); u2: kongzhi port

map(i=>i,j=>j,k=>k,clk=>Q,rm=>rm,ym=>ym,gm=>gm1,rf=>rf, yf=>yf,gf=>gf);

u3:count_down

port map(RE,CLK,ena_1Hz_1,recount_1,load,S,next_state_1); NEXT_S<=next_state_1;

end architecture JTD;

.. ..

分频器代码 library ieee;

use ieee.std_logic_1164.all; use ieee.std_logic_arith.all;

use ieee.std_logic_unsigned.all; entity fenpingqi is

port (CLR,CLK:in std_logic ; q:buffer std_logic); end fenpingqi;

architecture one of fenpingqi is

signal counter:integer range 0 to 4999999; Begin

process (CLR,CLK) Begin

if(CLK='1' and CLK'event) then if CLR='1' then counter<=0;

elsif counter =4999999 then counter<=0; q<=not q; else

counter<=counter+1; end if; end if;

end process; end one;

3、交通灯控制器代码 library ieee;

use ieee.std_logic_1164.all; use ieee.std_logic_arith.all;

use ieee.std_logic_unsigned.all; entity kongzhi is

port (clk,i,j,k:in std_logic;

rm,ym,gm,rf,yf,gf:out std_logic); end kongzhi;

architecture arc of kongzhi is

.. ..

type state_type is (a,b,c,d); signal state:state_type;

signal x:std_logic_vector(2 downto 0); Begin x<=i&j&k;

cnt:process (clk)

variable s:integer range 0 to 49; variable g:integer range 0 to 49; variable nclr,en:bit; Begin

if x<=\elsif x<=\elsif x<=\else g:=0; end if;

if (clk'event and clk='1') then if nclr='0' then s:=0; elsif en='0' then s:=s;

else s:=s+1; end if;

case state is

when a=>rm<='0';ym<='0';gm<='1'; rf<='1';yf<='0';gf<='0'; if s=g then

state <=b;nclr:='0';en:='0'; Else

state<=a;nclr:='1';en:='1'; end if;

when b=>rm<='0';ym<='1';gm<='0'; rf<='1';yf<='0';gf<='0'; if s=3 then

state <=c;nclr:='0';en:='0'; Else

state<=b;nclr:='1';en:='1'; end if;

when c=>rm<='1';ym<='0';gm<='0'; rf<='0';yf<='0';gf<='1'; if s=g then

state <=d;nclr:='0';en:='0'; Else

.. ..

state<=c;nclr:='1';en:='1'; end if;

when d=>rm<='1';ym<='0';gm<='0'; rf<='0';yf<='1';gf<='0'; if s=3 then

state <=a;nclr:='0';en:='0'; Else

state<=d;nclr:='1';en:='1'; end if; end case; end if;

end process cnt; end arc;

4、两位七段译码输出显示代码 LIBRAYR IEEE;

USE IEEE.std_logic_1164.all; USE IEEE.std_logic_arith.all;

USE IEEE.std_logic_unsigned.all; ENTITY count_down IS

port(reset, clk, ena_1Hz, recount: in std_logic; load: in std_logic_vector(7 downto 0); seg7:out std_logic_vector(15 downto 0); next_state: out std_logic); end;

ARCHITECTURE BEHAVIOR of count_down IS signal cnt_ff:std_logic_vector(7 downto 0); begin

count:process(clk,reset) begin

if (reset='1') then

cnt_ff<=\ elsif (clk'event and clk='1') then if ena_1Hz='1' then if (recount='1') then cnt_ff<=load-1; else

cnt_ff<=cnt_ff-1;

.. ..

end if;

end if;

case conv_integer(cnt_ff) is

when 0=>seg7(15 downto 0)<=\十位) dt gfedcba(个位)

when 1=>seg7(15 downto 0)<=\ when 2=>seg7(15 downto 0)<=\ when 3=>seg7(15 downto 0)<=\ when 4=>seg7(15 downto 0)<=\ when 5=>seg7(15 downto 0)<=\ when 6=>seg7(15 downto 0)<=\ when 7=>seg7(15 downto 0)<=\ when 8=>seg7(15 downto 0)<=\ when 9=>seg7(15 downto 0)<=\ when 10=>seg7(15 downto 0)<=\ when 11=>seg7(15 downto 0)<=\ when 12=>seg7(15 downto 0)<=\ when 13=>seg7(15 downto 0)<=\ when 14=>seg7(15 downto 0)<=\ when 15=>seg7(15 downto 0)<=\ when 16=>seg7(15 downto 0)<=\ when 17=>seg7(15 downto 0)<=\ when 18=>seg7(15 downto 0)<=\ when 19=>seg7(15 downto 0)<=\ when 20=>seg7(15 downto 0)<=\ when 21=>seg7(15 downto 0)<=\ when 22=>seg7(15 downto 0)<=\ when 23=>seg7(15 downto 0)<=\ when 24=>seg7(15 downto 0)<=\ when 25=>seg7(15 downto 0)<=\ when 26=>seg7(15 downto 0)<=\ when 27=>seg7(15 downto 0)<=\ when 28=>seg7(15 downto 0)<=\

when 29=>seg7(15 downto 0)<=\ when 30=>seg7(15 downto 0)<=\ when 31=>seg7(15 downto 0)<=\ when 32=>seg7(15 downto 0)<=\ when 33=>seg7(15 downto 0)<=\ when 34=>seg7(15 downto 0)<=\ when 35=>seg7(15 downto 0)<=\ when 36=>seg7(15 downto 0)<=\

.. ..

when 37=>seg7(15 downto 0)<=\ when 38=>seg7(15 downto 0)<=\

when 39=>seg7(15 downto 0)<=\ when others=>seg7(15 downto 0)<=\ end case; end if; end process;

next_state <= '1' when cnt_ff=1 else '0'; end BEHAVIOR;

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