计算机组成原理期末典型例题及答案 - 图文

计算机组成原理期末典型例题

1.CPU结构如图1所示，其中有一个累加寄存器AC，一个状态条件寄存器，各部分之间的连线表示数据通路，箭头表示信息传送方向。

1) 标明图中四个寄存器的名称。

2) 简述指令从主存取到控制器的数据通路。

3) 简述数据在运算器和主存之间进行存 / 取访问的数据通路。

图1

解：

1) a为数据缓冲寄存器 DR ，b为指令寄存器 IR ，c为主存地址寄存器，d为

程序计数器PC。

2) 主存 M →缓冲寄存器 DR →指令寄存器 IR →操作控制器。 3) 存贮器读 ：M →缓冲寄存器DR →ALU →AC 4) 存贮器写 ：AC →缓冲寄存器DR →M

2. 某机器中，配有一个ROM芯片，地址空间0000H—3FFFH。现在再用几个16K×8的芯片构成一个32K×8的RAM区域，使其地址空间为8000H—FFFFH。假设此RAM芯片有/CS和/WE信号控制端。CPU地址总线为A15—A0,数据总线为D7—D0,控制信号为R//W，MREQ(存储器请求)，当且仅当MREQ和R//W同时有效时，CPU才能对有存储器进行读(或写)。

1) 满足已知条件的存储器，画出地址码方案。 2) 画出此CPU与上述ROM芯片和RAM芯片的连接图。 解：存储器地址空间分布如图1所示，分三组，每组16K×8位。 由此可得存储器方案要点如下：

1) 用两片16K*8 RAM芯片位进行串联连接，构成32K*8的RAM区域。片内地址 ：

A0 ——A13 ，片选地址为：A14——A15； 2) 译码使用2 ：4 译码器；

3) 用 /MREQ 作为2 ：4译码器使能控制端，该信号低电平（有效）时，译码

器工作。

4) CPU的R / /W信 号与RAM的/WE端连接，当R // W = 1时存储器执行读操

作， 当R // W = 0时，存储器执行写操作。如图1

图1

CPU与芯片连接如图2：

图2

3. 某机器中，已知配有一个地址空间为(0000—1FFF)16的ROM区域，现在用一个SRAM芯片（8K×8位）形成一个16K×16位的ROM区域，起始地址为（2000）

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。假设SRAM芯片有/CS和/WE控制端，CPU地址总线A15——A0 ，数据总线

为D15——D0 ，控制信号为R / /W（读 / 写），/MREQ（当存储器读或写时，该信号指示地址总线上的地址是有效的）。要求： 1) 满足已知条件的存储器，画出地址码方案。 2) 画出ROM与RAM同CPU连接图。

解 ：存储器地址空间分布如图1所示，分三组，每组8K×16位。 由此可得存储器方案要点如下：

1) 组内地址 ：A12 ——A0 （A0为低位）； 2) 组号译码使用2 ：4 译码器；

3) RAM1 ，RAM 2 各用两片SRAM芯片位进行并联连接，其中一片组成高8位，

另一片组成低8位。

4) 用 /MREQ 作为2 ：4译码器使能控制端，该信号低电平（有效）时，译码

器工作。

5) CPU的R / /W信 号与SRAM的/WE端连接，当R // W = 1时存储器执行读

操作， 当R // W = 0时，存储器执行写操作。如图2

图1

图2

4. 参见下图数据通路，画出数据指令“STA R1,(R2)”的指令周期流程图，其含义是将寄存器R1的内容传送至（R2）为地址的存贮单元中。标出各微操作信号序列。

解：

5. 用16K×1位的动态RAM芯片构成64K×8位的存储器，要求： (1)画出该存储器组成的逻辑框图

(2)设存储器的读写周期均为0.5μs，CPU在1μs 内至少要访问内存一次。试问采用那种刷新方式比较合理？两次刷新的最大时间间隔是多少？对全部存储单元刷新一遍所需的实际刷新时间是多少？ 解：

（1）根据题意，存储器总容量为64KB，故地址线总需16位。现使用16K×1位的DRAM芯片，共需32片。芯片本身地址线占14位，所以采用位并联与地址串联相结合的方法来组成整个存储器 ，其组成逻辑框图如图所示，其中使用一片

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