组成原理复习题

第二章 运算方法和运算器

1.设x=2×0.11011011，y=2×（-0.10101100），求x+y。(答案参考课本P55~P56) 解：假设两数均以补码表示，阶码采用双符号位，尾数采用单符号位，隐藏位1已经放在

小数点后面，则它们的浮点表示分别为

[x]浮=00010， 0.11011011 [y]浮=00100 0.01010100 （1）求阶差并对阶 △E=Ex-Ey=[ Ex]补+[-Ey]补=00010+11100=11110

即△E为-2，x的阶码小，应使Mx右移2位，Ex加2，[x]浮=00010， 0.00110110（11） 其中（11）表示Mx右移2位后移出的最低两位数。 (2)尾数求和

0.00110110（11） + 1.01010100

______________________________ 1.10001010(11) (3)规格化处理

尾数运算结果的符号位和最高数值位为同值，应执行左规处理，结果为1.00010101（10） 阶码为00011。 （4）舍入处理

采用0舍1入法处理，则有 1.00010101 + 1

_______________________ 1.00010110 (5)判溢出

001

阶码符号位为00，不溢出，故得最终结果为 x+y=2×（-0.11101010）

2.设计一个ALU（4位），完成加、减、取反、取补、逻辑乘、逻辑加、传送、加1等8种运算功能。

解

Cn+i+1 Cn+i 全加器

Xi Yi

S0 S1 函数发生器 S2

1

010

100

Ai Bi 000:逻辑0 001：AB 010：A+B

011：A 异或B 100：A加B 101：A减B减1 110：A加A 111：A

其中，000~011为四种逻辑运算，100~111为四种算术运算。根据功能表可以很容易地设计出简化的函数发生器。

第三章 存储器

1.用16K×16位的DRAM芯片构成64K×32位存储器。问需要多少个这样的DRAM芯片？画出该存储器的组成逻辑框图。

14

解：DRAM芯片容量为16K×16位=2×16 片内地址线14位（A13—A0），数据线16位。

16

存储器容量为64K×32位=2×32 全部地址线16位（A15—A0），数据线32位。

所需芯片总数为（64K×32）÷（16K×16）=8（片）

因此存储器可分为4个模块，每个模块16K×32位，各模块通过A15、A14进行2:4译码器选择。

存储器的组成逻辑框图如下：

2

2.已知某16位机的主存采用半导体存贮器，地址码为18位，若使用8K×8位SRAM芯片组

成该机所允许的最大主存空间，并选用模块板结构形式。问： （1）若每个模板为32K×16位，共需几个模块板? （2）每个模块内共有多少片RAM芯片?

（3）主存共需多少RAM芯片？CPU如何选择模块板？

解：（1）由于主存地址码给定18位，所以最大存储空间为2 = 256K，主存的最大容量为256KB。现每个模块条的存储容量为32KB，所以主存共需256KB / 32KB = 8块板。 （2）每个模块条的存储容量为32KB，现使用4K×4位的RAM芯片拼成4K×8位（共8组），用地址码的低12（A0——A11）直接接到芯片地址输入端，然后用地址的高3位（A14——A12）通过3 ：8译码器输出分别接到8组芯片的选片端。共有8×2 = 16个RAM。

（3） 据前面所得，共需8个模条，每个模条上有16片芯片，故主存共需8×16 =128片RAM芯片。

3.设存储器容量为64M，字长为64位，模块数m=8，分别用顺序和交叉方式进行组织，存储周期T=100ns，数据总线宽度为64位，总线传送周期τ=50ns。求：顺序存储器和交叉存储器的带宽各是多少？使用交叉方式的好处？

解：顺序存储器和交叉存储器连续读出m=8个字的信息总量都是： q = 64位 × 8 = 512位

顺序存储器和交叉存储器连续读出8个字所需的时间分别是：

-7

t1 = mT = 8×100ns = 8×10 s

-7

t2 = T + (m-1)τ = 100ns + 7*50ns =450ns = 4.5*10 ns 顺序存储器和交叉存储器的带宽分别是：

-77

W1 = q/t1 = 512÷(8*10) = 64×10[位/s]

-7) 7

W2 = q/t2 = 512÷(4.5*10 = 113.8*10[位/s] 对于连续字的成块出传送，交叉方式的存储器可以实现多模块流水式的并行存取，大大提高存储器的带宽

4.有一主存-CACHE层次的存储器，其主存容量是1M，CACHE的容量32K，每快4K，采用直接地址映像方式

（1） 写出主存地址的格式，并标出各字段的长度。 （2） 画出主存与Cache之间各个块的映像对应关系。

（3） 计算主存地址为23401H的存储单元如果映射应该在CHCHE的哪个块中？

解： （1）32/4=8=2^3，所以cache中可容纳8个区块，索引部分含3位，用来选择8个

区块中的一个，另加12位用来区分区块内的4K字节，1M/32K=32=2^5，故用5位标记选择Cache子系统

31 19 15 14 12 11 0

3

18

标记 索引 块内地址选择 （2）

主存地址： 标记（5位） *** 索引（3位） *** 块内地址（12位） *** *** Cache地址： *** （3）

23401H的低15位用二进制表示为：011 010000000001

其中011表示在Cache的第4个区块中（000表示第一块）

第三章 指令系统和微程序控制

1.下图给出了微程序控制的部分微指令序列，图中每一框代表一条微指令。分支点a由指令寄存器IR5 ，IR6两位决定，分支点b由条件码标志c决定。现采用断定方式实现微程序的程序控制，已知微地址寄存器长度为8位，要求：

（1）设计实现该微指令序列的微指令字顺序控制字段的格式。(5分） （2）画出微地址转移逻辑图。（5分）

解：（1）已知微地址寄存器长度为8位，故推知控存容量为256单元。所给条件中微程序有两处分支转移。如不考虑他分支转移，则需要判别测试位P1 ，P2（直接控制），故顺序控制字段共10位，其格式如下,AI表示微地址寄存器： P1 P2 A1,A2 ? A8 判别字段 下地址字段

（2）转移逻辑表达式如下：

A8 = P1·IR6·T4 A7 = P1·IR5·T4 A6 = P2·C0·T4

其中T4为节拍脉冲信号。在P1条件下，当IR6 = 1时，T4脉冲到来时微地址寄存器的第8位A8将置“1”，从而将该位由“0”修改为“1”。如果IR6 = 0，则A8的“0”状态保持不变，A7，A6 的修改也类似。

根据转移逻辑表达式，很容易画出转移逻辑电路图，可用触发器强制端实现。

4

1.已知某机采用微程序控制方式，其控制存储器容量为512×48（位），微程序在整个控制存储器中实现转移，可控制的条件共4个，微指令采用水平型格式，后继微指令地址采用断定方式，如图所示： 微命令字段 判别测试字段 下地址字段 ←操作控制→ ←—————— 顺序控制 ————————→

（1） 微指令中的三个字段分别应多少位？（4分）

（2） 画出对应这种微指令格式的微程序控制器逻辑框图。（6分） 解：（1）假设判别测试字段中每一位为一个判别标志，那么由于有4个转移条件， 故该字段为4位（如采用字段译码只需3位），下地址字段为9位，因此控制存储器容量为512个单元，微命令字段是（ 48 – 4 - 9 ）= 35 位。

（2）对应上述微指令格式的微程序控制器逻辑框图如B1.2如下：其中微地址寄存器对应下地址字段，P字段即为判别测试字段，控制字段即为微命令子段，后两部分组成微指令寄存器。地址转移逻辑的输入是指令寄存器OP码，各状态条件以及判别测试字段所给的判别标志（某一位为1），转移逻辑输出修改微地址寄存器的适当位数，从而实现微程序的分支转移。

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