计算机组成原理-第二版-唐朔飞著-课后习题详解

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第1章 计算机系统概论

理解计算机组成和计算机体系结构？

答：计算机体系结构是指那些能够被程序员所见到的计算机系统的属性，如指令系统、数据类型、寻址技术组成及I/O机理等。计算机组成是指如何实现计算机体系结构所体现的属性，包含对程序员透明的硬件细节，如组成计算机系统的各个功能部件的结构和功能，及相互连接方法等。

6. 画出计算机硬件组成框图，说明各部件的作用及计算机系统的主要技术指标。 答：计算机硬件组成框图如下：

控制器运算器CPU存储器接口接口输入设备主机外设输出设备

9. 画出主机框图，分别以存数指令“STA M”和加法指令“ADD M”（M均为主存地址）为例，在图中按序标出完成该指令（包括取指令阶段）的信息流程（如→①）。假设主存容量为256M*32位，在指令字长、存储字长、机器字长相等的条件下，指出图中各寄存器的位数。 解：主机框图如P13图1.11所示。

（1）STA M指令：PC→MAR，MAR→MM，MM→MDR，MDR→IR，

OP(IR)→CU，Ad(IR)→MAR，ACC→MDR，MAR→

MM，WR

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（2）ADD M指令：PC→MAR，MAR→MM，MM→MDR，MDR→IR， OP(IR)→CU，Ad(IR)→MAR，RD，MM→MDR，MDR→X，ADD，ALU→ACC，ACC→MDR，WR

假设主存容量256M*32位，在指令字长、存储字长、机器字长相等的条件下，ACC、X、IR、MDR寄存器均为32位，PC和MAR寄存器均为28位。

1. 什么是总线？总线传输有何特点？为了减轻总线负载，总线上的部件应具备什么特点？

答：P41.总线是一种能由多个部件分时共享的公共信息传送线路。

总线传输的特点是：某一时刻只允许有一个部件向总线发送信息，但多个部件可以同时从总线上接收相同的信息。

为了减轻总线负载，总线上的部件应通过三态驱动缓冲电路与总线连通。 2. 总线如何分类？什么是系统总线？系统总线又分为几类，它们各有何作用，是单向的，还是双向的，它们与机器字长、存储字长、存储单元有何关系？ 答：按照连接部件的不同，总线可以分为片内总线、系统总线和通信总线。

系统总线是连接CPU、主存、I/O各部件之间的信息传输线。

系统总线按照传输信息不同又分为地址线、数据线和控制线。地址线是单向的，其根数越多，寻址空间越大，即CPU能访问的存储单元的个数越多；数据线是双向的，其根数与存储字长相同，是机器字长的整数倍。

4. 为什么要设置总线判优控制？常见的集中式总线控制有几种？各有何特点？哪种方式响应时间最快？哪种方式对电路故障最敏感？

答：总线判优控制解决多个部件同时申请总线时的使用权分配问题；

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常见的集中式总线控制有三种：链式查询、计数器定时查询、独立请求； 特点：链式查询方式连线简单，易于扩充，对电路故障最敏感；计数器定时查询方式优先级设置较灵活，对故障不敏感，连线及控制过程较复杂；独立请求方式速度最快，但硬件器件用量大，连线多，成本较高。 3. 什么是总线的数据传输率，它与哪些因素有关？

答：总线数据传输率即总线带宽，指单位时间内总线上传输数据的位数，通常用每秒传输信息的字节数来衡量。它与总线宽度和总线频率有关，总线宽度越宽，频率越快，数据传输率越高。

14. 设总线的时钟频率为8MHZ，一个总线周期等于一个时钟周期。如果一个总线周期中并行传送16位数据，试问总线的带宽是多少？

解：由于：f=8MHz,T=1/f=1/8M秒，一个总线周期等于一个时钟周期

所以：总线带宽=16/（1/8M） = 128Mbps

15. 在一个32位的总线系统中，总线的时钟频率为66MHZ，假设总线最短传输周期为4个时钟周期，试计算总线的最大数据传输率。若想提高数据传输率，可采取什么措施？

解：总线传输周期=4*1/66M秒

总线的最大数据传输率=32/(4/66M)=528Mbps

若想提高数据传输率，可以提高总线时钟频率、增大总线宽度或者减少总线传输周期包含的时钟周期个数。

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16. 在异步串行传送系统中，字符格式为：1个起始位、8个数据位、1个校验位、2个终止位。若要求每秒传送120个字符，试求传送的波特率和比特率。 解：一帧包含：1+8+1+2=12位

故波特率为：（1+8+1+2）*120=1440bps 比特率为：8*120=960bps 存储器

5. 什么是存储器的带宽？若存储器的数据总线宽度为32位，存取周期为200ns，则存储器的带宽是多少？

解：存储器的带宽指单位时间内从存储器进出信息的最大数量。

存储器带宽 = 1/200ns ×32位 = 160M位/秒 = 20MB/秒 = 5M字/秒 注意：字长32位，不是16位。（注：1ns=10-9s）

6. 某机字长为32位，其存储容量是64KB，按字编址它的寻址范围是多少？若主存以字节编址，试画出主存字地址和字节地址的分配情况。 解：存储容量是64KB时，按字节编址的寻址范围就是64K，

如按字编址，其寻址范围为：64K / （32/8）= 16K

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字节地址字地址0000H0001H0002H0003H0004H0005H0006H0007H0008H0009H0000H 0001H0002H主存字地址和字节地址的分配情况：如图

9. 什么叫刷新？为什么要刷新？说明刷新有几种方法。 解：刷新：对DRAM定期进行的全部重写过程；

刷新原因：因电容泄漏而引起的DRAM所存信息的衰减需要及时补充，因此安排了定期刷新操作；

常用的刷新方法有三种：集中式、分散式、异步式。

集中式：在最大刷新间隔时间内，集中安排一段时间进行刷新，存在CPU访存死时间。

分散式：在每个读/写周期之后插入一个刷新周期，无CPU访存死时间。 异步式：是集中式和分散式的折衷。

11. 一个8K×8位的动态RAM芯片，其内部结构排列成256×256形式，存取周期为0.1μs。试问采用集中刷新、分散刷新和异步刷新三种方式的刷新间隔各为多少？

解：采用分散刷新方式刷新间隔为:2ms，其中刷新死时间为：256×0.1μs=25.6μs

采用分散刷新方式刷新间隔为：256×（0.1μs+×0.1μs）=51.2μs

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采用异步刷新方式刷新间隔为:2ms

14. 某8位微型机地址码为18位，若使用4K×4位的RAM芯片组成模块板结构的存储器，试问：

（1）该机所允许的最大主存空间是多少？

（2）若每个模块板为32K×8位，共需几个模块板？ （3）每个模块板内共有几片RAM芯片？ （4）共有多少片RAM？ （5）CPU如何选择各模块板？

解：（1）该机所允许的最大主存空间是：218 × 8位 = 256K×8位 = 256KB （2）模块板总数 = 256K×8 / 32K×8 = 8块

（3）板内片数 = 32K×8位 / 4K×4位 = 8×2 = 16片 （4）总片数 = 16片×8 = 128片

（5）CPU通过最高3位地址译码输出选择模板，次高3位地址译码输出选择芯片。地址格式分配如下：

模板号（3位） 芯片号 （3位） 片内地址（12位）

17. 写出1100、1101、1110、1111对应的汉明码。 解：有效信息均为n=4位，假设有效信息用b4b3b2b1表示

校验位位数k=3位，（2k>=n+k+1）

设校验位分别为c1、c2、c3，则汉明码共4+3=7位，即：c1c2b4c3b3b2b1 校验位在汉明码中分别处于第1、2、4位

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c1=b4⊕b3⊕b1 c2=b4⊕b2⊕b1 c3=b3⊕b2⊕b1

当有效信息为1100时，c3c2c1=110,汉明码为0111100。 当有效信息为1101时，c3c2c1=001,汉明码为1010101。 当有效信息为1110时，c3c2c1=000,汉明码为0010110。 当有效信息为1111时，c3c2c1=111,汉明码为1111111。

18. 已知收到的汉明码（按配偶原则配置）为1100100、1100111、1100000、1100001，检查上述代码是否出错？第几位出错？

解：假设接收到的汉明码为：c1’c2’b4’c3’b3’b2’b1’

纠错过程如下：

P1=c1’⊕b4’⊕b3’⊕b1’ P2=c2’⊕b4’⊕b2’⊕b1’ P3=c3’⊕b3’⊕b2’⊕b1’

如果收到的汉明码为1100100，则p3p2p1=011，说明代码有错，第3位（b4’）出错，有效信息为：1100

如果收到的汉明码为1100111，则p3p2p1=111，说明代码有错，第7位（b1’）出错，有效信息为：0110

如果收到的汉明码为1100000，则p3p2p1=110，说明代码有错，第6位（b2’）出错，有效信息为：0010

如果收到的汉明码为1100001，则p3p2p1=001，说明代码有错，第1位

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（c1’）出错，有效信息为：0001

19. 已经接收到下列汉明码，分别写出它们所对应的欲传送代码。

（1）1100000（按偶性配置） （2）1100010（按偶性配置） （3）1101001（按偶性配置） （4）0011001（按奇性配置） （5）1000000（按奇性配置） （6）1110001（按奇性配置）

解：（一）假设接收到的汉明码为C1’C2’B4’C3’B3’B2’B1’，按偶性配置则：

P1=C1’⊕B4’⊕B3’⊕B1’ P2=C2’⊕B4’⊕B2’⊕B1’ P3=C3’⊕B3’⊕B1’

（1）如接收到的汉明码为1100000， P1=1⊕0⊕0⊕0=1 P2=1⊕0⊕0⊕0=1 P3=0⊕0⊕0=0

P3P2P1=011，第3位出错，可纠正为1110000，故欲传送的信息为1000。 （2）如接收到的汉明码为1100010， P1=1⊕0⊕0⊕0=1 P2=1⊕0⊕1⊕0=0

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P3=0⊕0⊕0=0

P3P2P1=001，第1位出错，可纠正为0100010，故欲传送的信息为0010。 （3）如接收到的汉明码为1101001， P1=1⊕0⊕0⊕1=0 P2=1⊕0⊕0⊕1=0 P3=1⊕0⊕1=0

P3P2P1=000，传送无错，故欲传送的信息为0001。

（二）假设接收到的汉明码为C1’C2’B4’C3’B3’B2’B1’，按奇性配置则：

P1=C1’⊕B4’⊕B3’⊕B1’⊕1 P2=C2’⊕B4’⊕B2’⊕B1’⊕1 P3=C3’⊕B3’⊕B1’⊕1

（4）如接收到的汉明码为0011001， P1=0⊕1⊕0⊕1⊕1=1 P2=0⊕1⊕0⊕1⊕1=1 P3=1⊕0⊕1⊕1=1

P3P2P1=111，第7位出错，可纠正为0011000，故欲传送的信息为1000。 （5）如接收到的汉明码为1000000， P1=1⊕0⊕0⊕0⊕1=0 P2=0⊕1⊕0⊕0⊕1=0 P3=0⊕0⊕0⊕1=1

P3P2P1=100，第4位出错，可纠正为1001000，故欲传送的信息为0000。

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（6）如接收到的汉明码为1110001， P1=1⊕1⊕0⊕1⊕1=0 P2=1⊕1⊕0⊕1⊕1=0 P3=0⊕0⊕1⊕1=0

P3P2P1=000，传送无错，故欲传送的信息为1001。

20. 欲传送的二进制代码为1001101，用奇校验来确定其对应的汉明码，若在第6位出错，说明纠错过程。

解：欲传送的二进制代码为1001101，有效信息位数为n=7位，则汉明校验的校验位为k位，则：2k>=n+k+1，k=4，进行奇校验设校验位为C1C2C3C4，汉明码为C1C2B7C3B6B5B4C4B3B2B1， C1=1⊕B7⊕B6⊕B4⊕B3⊕B1=1⊕1⊕0⊕1⊕1⊕1=1 C2=1⊕B7⊕B5⊕B4⊕B2⊕B1=1⊕1⊕0⊕1⊕0⊕1=0 C3=1⊕B6⊕B5⊕B4=1⊕0⊕0⊕1=0 C4=1⊕B3⊕B2⊕B1=1⊕1⊕0⊕1=1

故传送的汉明码为10100011101，若第6位(B5)出错，即接收的码字为10100111101，则

P1=1⊕C1’⊕B7’⊕B6’⊕B4’⊕B3’⊕B1’=1⊕1⊕1⊕0⊕1⊕1⊕1=0 P2=1⊕C2’⊕B7’⊕B5’⊕B4’⊕B2’⊕B1’=1⊕0⊕1⊕1⊕1⊕0⊕1=1 P3=1⊕C3’⊕B6’⊕B5’⊕B4’=1⊕0⊕0⊕1⊕1=1 P4=1⊕C4’⊕B3’⊕B2’⊕B1’=1⊕1⊕1⊕0⊕1=0

P4P3P2P1=0110说明第6位出错，对第6位取反即完成纠错。

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21. 为什么在汉明码纠错过程中，新的检测位P4P2P1的状态即指出了编码中错误的信息位？

答：汉明码属于分组奇偶校验，P4P2P1=000，说明接收方生成的校验位和收到的校验位相同，否则不同说明出错。由于分组时校验位只参加一组奇偶校验，有效信息参加至少两组奇偶校验，若果校验位出错，P4P2P1的某一位将为1，刚好对应位号4、2、1；若果有效信息出错，将引起P4P2P1中至少两位为1，如B1出错，将使P4P1均为1，P2=0,P4P2P1=101,

22. 某机字长16位，常规的存储空间为64K字，若想不改用其他高速的存储芯片，而使访存速度提高到8倍，可采取什么措施？画图说明。

解：若想不改用高速存储芯片，而使访存速度提高到8倍，可采取八体交叉存取技术，8体交叉访问时序如下图：

启动存储体0启动存储体1启动存储体2启动存储体3启动存储体4启动存储体5启动存储体6启动存储体7单体访存周期

24. 一个4体低位交叉的存储器，假设存储周期为T，CPU每隔1/4存取周期

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启动一个存储体，试问依次访问64个字需多少个存取周期？

解：4体低位交叉的存储器的总线传输周期为τ，τ=T/4，依次访问64个字所需时间为：

t=T+(64-1) τ=T+63T/4=16.75T

28. 设主存容量为256K字，Cache容量为2K字，块长为4。

（1）设计Cache地址格式，Cache中可装入多少块数据？ （2）在直接映射方式下，设计主存地址格式。 （3）在四路组相联映射方式下，设计主存地址格式。 （4）在全相联映射方式下，设计主存地址格式。

（5）若存储字长为32位，存储器按字节寻址，写出上述三种映射方式下主存的地址格式。

解：（1）Cache容量为2K字，块长为4，Cache共有2K/4=211/22=29=512块，

Cache字地址9位，字块内地址为2位

因此，Cache地址格式设计如下：

Cache字块地址（9位） 字块内地址（2位） （2）主存容量为256K字=218字，主存地址共18位，共分256K/4=216块，

主存字块标记为18-9-2=7位。

直接映射方式下主存地址格式如下：

主存字块标记（7位） Cache字块地址（9位） 字块内地址（213

位） （3）根据四路组相联的条件，一组内共有4块，得Cache共分为512/4=128=27组，

主存字块标记为18-7-2=9位，主存地址格式设计如下： 主存字块标记（9位） 组地址（7位） 字块内地址（2位） （4）在全相联映射方式下，主存字块标记为18-2=16位，其地址格式如下：

主存字块标记（16位） 字块内地址（2位） （5）若存储字长为32位，存储器按字节寻址，则主存容量为256K*32/4=221B，

Cache容量为2K*32/4=214B，块长为4*32/4=32B=25B，字块内地

址为5位，

在直接映射方式下，主存字块标记为21-9-5=7位，主存地址格式为：

字块内地址（5位） 主存字块标记（7位） Cache字块地址（9位） 在四路组相联映射方式下，主存字块标记为21-7-5=9位，主存地址格

式为：

主存字块标记（9位） 组地址（7位） 字块内地址（5位） 在全相联映射方式下，主存字块标记为21-5=16位，主存地址格式为：

主存字块标记（16位） 字块内地址（514

位）

29. 假设CPU执行某段程序时共访问Cache命中4800次，访问主存200次，已知Cache的存取周期为30ns，主存的存取周期为150ns，求Cache的命中率以及Cache-主存系统的平均访问时间和效率，试问该系统的性能提高了多少倍？

解：Cache被访问命中率为：4800/(4800+200)=24/25=96%

则

Cache-主

存

系

统

的

平

均

访

问

时

间

为

：

ta=0.96*30ns+(1-0.96)*150ns=34.8ns

Cache-主存系统的访问效率为：e=tc/ta*100%=30/34.8*100%=86.2% 性能为原来的150ns/34.8ns=4.31倍，即提高了3.31倍。

30. 一个组相连映射的CACHE由64块组成，每组内包含4块。主存包含4096块，每块由128字组成，访存地址为字地址。试问主存和高速存储器的地址各为几位？画出主存地址格式。

解：cache组数：64/4=16 ，Cache容量为：64*128=213字，cache地址13位

主存共分4096/16=256区，每区16块

主存容量为：4096*128=219字，主存地址19位，地址格式如下：

主存字块标记（8位）

组地址（4位） 字块内地址（7位） 15

31. 设主存容量为1MB，采用直接映射方式的Cache容量为16KB，块长为4，每字32位。试问主存地址为ABCDEH的存储单元在Cache中的什么位置？ 解：主存和Cache按字节编址，

Cache容量16KB=214B，地址共格式为14位，分为16KB/(4*32/8B)=210块，每块4*32/8=16B=24B，Cache地址格式为：

Cache字块地址（10位） 字块内地址（4位） 主存容量1MB=220B，地址共格式为20位，分为1MB/(4*32/8B)=216块，每块24B，采用直接映射方式，主存字块标记为20-14=6位，主存地址格式为：

字块内地址（4位） 主存字块标记（6位） Cache字块地址（10位） 主存地址为ABCDEH=1010 1011 1100 1101 1110B，主存字块标记为101010，Cache字块地址为11 1100 1101，字块内地址为1110，故该主存单元应映射到Cache的101010块的第1110字节，即第42块第14字节位置。或者在Cache的第11 1100 1101 1110=3CDEH字节位置。

32. 设某机主存容量为4MB，Cache容量为16KB，每字块有8个字，每字32位，设计一个四路组相联映射（即Cache每组内共有4个字块）的Cache组织。

（1）画出主存地址字段中各段的位数。

（2）设Cache的初态为空，CPU依次从主存第0，1，2，…，89号单元读出90个字（主存一次读出一个字），并重复按此次序读8次，问命中率是多少？

（3）若Cache的速度是主存的6倍，试问有Cache和无Cache相比，速

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解: (1)指令平均运行时间 =（0.6×0.35+0.8×0.45+10×0.05+1.4×0.15）μs= 1.28μs

机器平均运行速度 = 1/1.28μs≈0.78MIPS

(2)时钟周期 = 1/6MHz≈0.167μs

指令平均运行周期数 = 1.28μs ÷0.167μs≈7.66CPI 若CPU芯片升级为10MHz，时钟周期 = 1/10MHz=0.1μs 指令平均运行时间 = 0.1μs×7.66=0.766μs 机器平均运行速度 = 1/0.766μs≈1.3MIPS

11. 设CPU内部结构如图9.4所示，此外还设有B、C、D、E、H、L六个寄存器，它们各自的输入和输出端都与内部总线相通，并分别受控制信号控制（如Bi为寄存器B的输入控制；Bo为B的输出控制）。要求从取指令开始，写出完成下列指令所需的全部微操作和控制信号。 （1）ADD B，C ((B)+(C) ?B) （2）SUB A,H ((AC)-(H) ?AC)

解：先画出相应指令的流程图，然后将图中每一步数据通路操作分解成相应的微操作，再写出同名的微命令即可。

?（1） ADD B，C指令流程及微命令序列如下：

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PC→BUS→MAR取指周期PCo,MARiMARo,MDRiMDRo,IRi+1Bo,YiCo,ALUiYo, + ,ZiZo,BiM(MAR)→MDRMDR→BUS→IRPC+1→PCB→BUS→YC→BUS→ALUY-BUS→ZZ→BUS→AC执行周期

（2） SUB A，H指令流程及微命令序列如下：

PC→BUS→MAR取指周期PCo,MARiMARo,MDRiMDRo,IRi+1ACo,YiHo,ALUiACo, - ,ZiZo,ACiM(MAR)→MDRMDR→BUS→IRPC+1→PCAC→BUS→YH→BUS→ALUAC-BUS→ZZ→BUS→AC执行周期

第10章 控制单元的设计

1. 假设响应中断时，要求将程序断点存在堆栈内，并且采用软件办法寻找中断服务程序的入口地址，试写出中断隐指令的微操作及节拍安排。

解：设软件查询程序首址为0号内存单元，则中断隐指令的微操作命令及节拍安

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排如下： T0 0 SP T1 ，SP? MAR

T2 SP?W，SP+1 M（MAR） T3 PSW?MAR，MDR?SP

T4 1? W，SP+1?MDR， ?M（MAR） PC?EINT 由于题意中没有给出确切的数据通路结构，故上述节拍分配方案的并行性较低。?PC，MDR?0 ?MDR，1?MAR

2. 写出完成下列指令的微操作及节拍安排（包括取指操作）。

（1）指令ADD R1，X完成将R1寄存器的内容和主存X单元的内容相加，结果存于R1的操作。

（2）指令ISZ X完成将主存X单元的内容增1，并根据其结果若为0，则跳过下一条指令执行。

解：设采用单总线结构的CPU数据通路如下图所示，且ALU输入端设两个暂存器C、D（见17题图）。并设采用同步控制，每周期3节拍：

busPCMARSPMDRCUIRAC地址线数据线控制线

（1）指令ADD R1，X的微操作及节拍安排如下： 取指周期：T0 PC?MAR，1? R

T1 M(MAR) ?MDR，PC+1?PC T2 MDR?IR,OP(IR) ?ID

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执行周期1：T0 Ad（IR）?MAR，1?R T1 M(MAR) ?MDR

T2 MDR?D

执行周期2：T0 R1?C

T1 + T2 ALU?R1

（2）指令ISZ X的微操作及节拍安排: 取指周期同（1）:略

执行周期1: T0 Ad（IR）?MAR，1?R T1 M(MAR)?MDR

T2 MDR?C，+1?ALU

执行周期2：T0 ALU?MDR，1?W

T1 (PC+1)·Z+ PC·Z?PC

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（3）阶码为移码，尾数为补码。 解：据题意画出该浮点数的格式：

阶符1阶码4位 位 数符1尾数10位 位 将十进制数转换为二进制：x1= 51/128= 0.0110011B= 2-1 * 0.110 011B

x2= -27/1024= -0.0000011011B =

2-5*(-0.11011B）

x3=7.375=111.011B=23*0.111011B x4=-86.5=-1010110.1B=27*(-0.10101101B

)

则以上各数的浮点规格化数为：

（1）[x1]浮=1，0001；0.110 011 000 0 [x2]浮=1，0101；1.110 110 000 0 [x3]浮=0，0011；0.111 011 000 0 [x4]浮=0，0111；1.101 011 010 0 （2）[x1]浮=1，1111；0.110 011 000 0 [x2]浮=1，1011；1.001 010 000 0 [x3]浮=0，0011；0.111 011 000 0 [x4]浮=0，0111；1.010 100 110 0 （3）[x1]浮=0，1111；0.110 011 000 0 [x2]浮=0，1011；1.001 010 000 0 [x3]浮=1，0011；0.111 011 000 0

22

[x4]浮=1，0111；1.010 100 110 0

13. 浮点数格式同上题，当阶码基值分别取2和16时： （1）说明2和16在浮点数中如何表示。 （2）基值不同对浮点数什么有影响？

（3）当阶码和尾数均用补码表示，且尾数采用规格化形式，给出两种情况下所能表示的最大正数和非零最小正数真值。

解：（1）阶码基值不论取何值，在浮点数中均为隐含表示，即：2和16不出现在浮点格式中，仅为人为的约定。

（2）当基值不同时，对数的表示范围和精度都有影响。即：在浮点格式不变的情况下，基越大，可表示的浮点数范围越大，但浮点数精度越低。 （3）r=2时，

最大正数的浮点格式为：0，1111；0.111 111 111 1

其真值为：N+max=215×(1-2-10)

非零最小规格化正数浮点格式为：1，0000；0.100 000 000 0

其真值为：N+min=2-16×2-1=2-17

r=16时，

最大正数的浮点格式为：0，1111；0.1111 1111 11

其真值为：N+max=1615×（1-2-10）

非零最小规格化正数浮点格式为：1，0000；0.0001 0000 00

其真值为：N+min=16-16×16-1=16-17

23

14. 设浮点数字长为32位，欲表示±6万间的十进制数，在保证数的最大精度条件下，除阶符、数符各取1位外，阶码和尾数各取几位？按这样分配，该浮点数溢出的条件是什么？

解：若要保证数的最大精度，应取阶码的基值=2。

若要表示±6万间的十进制数，由于32768（215）< 6万 <65536（216），则：阶码除阶符外还应取5位（向上取2的幂）。 故：尾数位数=32-1-1-5=25位 25（32） 该浮点数格式如下：

阶符（1位） 阶码（5位） 数符（1位） 尾数（25位） 按此格式，该浮点数上溢的条件为：阶码?25

16．设机器数字长为16位，写出下列各种情况下它能表示的数的范围。设机器数采用一位符号位，答案均用十进制表示。 （1）无符号数；

（2）原码表示的定点小数。 （3）补码表示的定点小数。 （4）补码表示的定点整数。 （5）原码表示的定点整数。

（6）浮点数的格式为：阶码6位（含1位阶符），尾数10位（含1位数符）。分别写出其正数和负数的表示范围。

（7）浮点数格式同（6），机器数采用补码规格化形式，分别写出其对应的正数和负数的真值范围。

24

解：（1）无符号整数：0 ~ 216 - 1，即：0~ 65535；

无符号小数：0 ~ 1 - 2-16 ，即：0 ~ 0.99998；

（2）原码定点小数：-1 + 2-15~1 - 2-15 ，即：-0.99997~0.99997 （3）补码定点小数：- 1~1 - 2-15 ，即：-1~0.99997 （4）补码定点整数：-215~215 - 1 ，即：-32768~32767 （5）原码定点整数：-215 + 1~215 - 1，即：-32767~32767

（6）据题意画出该浮点数格式，当阶码和尾数均采用原码，非规格化数表示时：

最大负数= 1，11 111；1.000 000 001 ，即 -2-9?2-31 最小负数= 0，11 111；1.111 111 111，即 -（1-2-9）?231 则负数表示范围为：-（1-2-9）?231 —— -2-9?2-31 最大正数= 0，11 111；0.111 111 111，即 （1-2-9）?231 最小正数= 1，11 111；0.000 000 001，即 2-9?2-31 则正数表示范围为：2-9?2-31 ——（1-2-9）?231

（7）当机器数采用补码规格化形式时，若不考虑隐藏位，则 最大负数=1，00 000；1.011 111 111，即 -2-1?2-32 最小负数=0，11 111；1.000 000 000，即 -1?231 则负数表示范围为：-1?231 —— -2-1?2-32

最大正数=0，11 111；0.111 111 111，即 （1-2-9）?231 最小正数=1，00 000；0.100 000 000，即 2-1?2-32 则正数表示范围为：2-1?2-32 ——（1-2-9）?231

25

17. 设机器数字长为8位（包括一位符号位），对下列各机器数进行算术左移一位、两位，算术右移一位、两位，讨论结果是否正确。

[x1]原=0.001 1010；[y1]补=0.101 0100；[z1]反=1.010 1111； [x2]原=1.110 1000；[y2]补=1.110 1000；[z2]反=1.110 1000； [x3]原=1.001 1001；[y3]补=1.001 1001；[z3]反=1.001 1001。 解：算术左移一位：

[x1]原=0.011 0100；正确

[x2]原=1.101 0000；溢出（丢1）出错 [x3]原=1.011 0010；正确

[y1]补=0.010 1000；溢出（丢1）出错 [y2]补=1.101 0000；正确

[y3]补=1.011 0010；溢出（丢0）出错 [z1]反=1.101 1111；溢出（丢0）出错 [z2]反=1.101 0001；正确

[z3]反=1.011 0011；溢出（丢0）出错 算术左移两位：

[x1]原=0.110 1000；正确

[x2]原=1.010 0000；溢出（丢11）出错 [x3]原=1.110 0100；正确

[y1]补=0.101 0000；溢出（丢10）出错 [y2]补=1.010 0000；正确

[y3]补=1.110 0100；溢出（丢00）出错

26

[z1]反=1.011 1111；溢出（丢01）出错 [z2]反=1.010 0011；正确

[z3]反=1.110 0111；溢出（丢00）出错 算术右移一位：

[x1]原=0.000 1101；正确 [x2]原=1.011 0100；正确

[x3]原=1.000 1100(1)；丢1，产生误差 [y1]补=0.010 1010；正确 [y2]补=1.111 0100；正确

[y3]补=1.100 1100(1)；丢1，产生误差 [z1]反=1.101 0111；正确

[z2]反=1.111 0100(0)；丢0，产生误差 [z3]反=1.100 1100；正确 算术右移两位：

[x1]原=0.000 0110（10）；产生误差 [x2]原=1.001 1010；正确

[x3]原=1.000 0110（01）；产生误差 [y1]补=0.001 0101；正确 [y2]补=1.111 1010；正确

[y3]补=1.110 0110（01）；产生误差 [z1]反=1.110 1011；正确

[z2]反=1.111 1010（00）；产生误差

27

[z3]反=1.110 0110（01）；产生误差

18. 试比较逻辑移位和算术移位。 解：逻辑移位和算术移位的区别：

逻辑移位是对逻辑数或无符号数进行的移位，其特点是不论左移还是右移，空出位均补0，移位时不考虑符号位。

算术移位是对带符号数进行的移位操作，其关键规则是移位时符号位保持不变，空出位的补入值与数的正负、移位方向、采用的码制等有关。补码或反码右移时具有符号延伸特性。左移时可能产生溢出错误，右移时可能丢失精度。

19. 设机器数字长为8位（含1位符号位），用补码运算规则计算下列各题。 （1）A=9/64， B=-13/32，求A+B。 （2）A=19/32，B=-17/128，求A-B。 （3）A=-3/16，B=9/32，求A+B。 （4）A=-87，B=53，求A-B。 （5）A=115，B=-24，求A+B。

解：（1）A=9/64= 0.001 0010B, B= -13/32= -0.011 0100B [A]补=0.001 0010, [B]补=1.100 1100

[A+B]补= 0.0010010 + 1.1001100 = 1.1011110 ——无溢出 A+B= -0.010 0010B = -17/64

（2）A=19/32= 0.100 1100B, B= -17/128= -0.001 0001B [A]补=0.100 1100, [B]补=1.110 1111 , [-B]补=0.001 0001

28

[A-B]补= 0.1001100 + 0.0010001= 0.1011101 ——无溢出 A-B= 0.101 1101B = 93/128B

（3）A= -3/16= -0.001 1000B, B=9/32= 0.010 0100B [A]补=1.110 1000, [B]补= 0.010 0100

[A+B]补= 1.1101000 + 0.0100100 = 0.0001100 —— 无溢出 A+B= 0.000 1100B = 3/32

（4） A= -87= -101 0111B, B=53=110 101B

[A]补=1 010 1001, [B]补=0 011 0101, [-B]补=1 100 1011

[A-B]补= 1 0101001 + 1 1001011 = 0 1110100 —— 溢出 （5）A=115= 111 0011B, B= -24= -11 000B [A]补=0 1110011, [B]补=1，110 1000

[A+B]补= 0 1110011 + 1 1101000 = 0 1011011——无溢出 A+B= 101 1011B = 91

26.按机器补码浮点运算步骤，计算[x±y]补.

（1）x=2-011× 0.101 100，y=2-010×（-0.011 100）； （2）x=2-011×（-0.100 010），y=2-010×（-0.011 111）； （3）x=2101×（-0.100 101），y=2100×（-0.001 111)。 解：先将x、y转换成机器数形式：

（1）x=2-011× 0.101 100，y=2-010×（-0.011 100）

[x]补=1，101；0.101 100, [y]补=1，110；1.100 100

[Ex]补=1,101, [y]补=1,110, [Mx]补=0.101 100, [My]补=1.100 100 1）对阶：

29

[?E]补=[Ex]补+[-Ey]补 = 11,101+ 00,010=11,111 < 0， 应Ex向Ey对齐，则：[Ex]补+1=11，101+00，001=11，110 = [Ey]

补

[x]补=1，110；0.010 110 2）尾数运算：

[Mx]补+[My]补= 0.010 110 + 11.100 100=11.111010

[Mx]补+[-My]补=0.010 110 + 00.011100= 00.110 010 3）结果规格化：

[x+y]补=11，110；11.111 010 = 11，011；11.010 000 规3次，阶码减3）

[x-y]补=11，110；00.110 010, 已是规格化数。 4）舍入：无 5）溢出：无

则：x+y=2-101×（-0.110 000） x-y =2-010×0.110 010

（2）x=2-011×（-0.100010）,y=2-010×（-0.011111） [x]补=1，101；1.011 110, [y]补=1，110；1.100 001 1） 对阶：过程同(1)的1），则 [x]补=1，110；1.101 111 2）尾数运算：

[Mx]补+[My]补= 11.101111 + 11. 100001 = 11.010000

（尾数左30

[Mx]补+[-My]补= 11.101111 + 00.011111 = 00.001110

3）结果规格化：

[x+y]补=11，110；11.010 000,已是规格化数

[x-y]补=11，110；00.001 110 =11，100；00.111000 （尾数左规

2次，阶码减2）

4）舍入：无 5）溢出：无

则：x+y=2-010×（-0.110 000） x-y =2-100×0.111 000

（3）x=2101×（-0.100 101）,y=2100×（-0.001 111） [x]补=0，101；1.011 011, [y]补=0，100；1.110 001 1）对阶：

[?E]补=00，101+11，100=00，001 >0，应Ey向Ex对齐，则： [Ey]补+1=00，100+00，001=00，101=[Ex]补 [y]补=0，101；1.111 000（1） 2）尾数运算：

[Mx]补+[My]补= 11.011011+ 11.111000（1）= 11.010011（1） [Mx]补+[-My]补= 11.011011+ 00.000111（1）= 11.100010（1） 3）结果规格化：

[x+y]补=00，101；11.010 011（1），已是规格化数

[x-y]补=00，101；11.100 010（1）=00，100；11.000 101 （尾

31

数左规1次，阶码减1）

4）舍入：

[x+y]补=00，101；11.010 011（舍） [x-y]补 不变 5）溢出：无

则：x+y=2101×（-0.101 101）

x-y =2100×（-0.111 011）

第7章 指令系统

8. 某机指令字长16位，每个操作数的地址码为6位，设操作码长度固定，指令分为零地址、一地址和二地址三种格式。若零地址指令有M条，一地址指令有N种，则二地址指令最多有几种？若操作码位数可变，则二地址指令最多允许有

几种？

解：1）若采用定长操作码时，二地址指令格式如下：

OP（4位） A1（6位） 设二地址指令有K种，则：K=24-M-N

当M=1（最小值），N=1（最小值）时，二地址指令最多有：

Kmax=16-1-1=14种

2）若采用变长操作码时，二地址指令格式仍如1）所示，但操作码长度可随地址码的个数而变。此时，K= 24 -（N/26 + M/212 ）；

当（N/26 + M/212 ）?1时（N/26 + M/212 向上取整），K最大，则二地址指令最多有：

Kmax=16-1=15种（只留一种编码作扩展标志用。）

A2（6位） 32

11. 画出先变址再间址及先间址再变址的寻址过程示意图。 解：1）先变址再间址寻址过程简单示意如下： EA=[(IX)+A]，IX?(IX)+1

2）先间址再变址寻址过程简单示意如下：EA=(IX)+(A)，IX? (IX)+1

16. 某机主存容量为4M?16位，且存储字长等于指令字长，若该机指令系统可完成108种操作，操作码位数固定，且具有直接、间接、变址、基址、相对、立即等六种寻址方式，试回答：（1）画出一地址指令格式并指出各字段的作用； （2）该指令直接寻址的最大范围； （3）一次间址和多次间址的寻址范围； （4）立即数的范围（十进制表示）； （5）相对寻址的位移量（十进制表示）；

（6）上述六种寻址方式的指令哪一种执行时间最短？哪一种最长？为什么？哪一种便于程序浮动？哪一种最适合处理数组问题？

（7）如何修改指令格式，使指令的寻址范围可扩大到4M？

（8）为使一条转移指令能转移到主存的任一位置，可采取什么措施？简要说明之。

解：（1）单字长一地址指令格式：

OP（7位） M（3位） A（6位） OP为操作码字段，共7位，可反映108种操作； M为寻址方式字段，共3位，可反映6种寻址操作；

33

A为地址码字段，共16-7-3=6位。

（2）直接寻址的最大范围为26=64。

（3）由于存储字长为16位，故一次间址的寻址范围为216；若多次间址，需用存储字的最高位来区别是否继续间接寻址，故寻址范围为215。

（4）立即数的范围为-32——31（有符号数），或0——63（无符号数）。 （5）相对寻址的位移量为-32——31。

（6）上述六种寻址方式中，因立即数由指令直接给出，故立即寻址的指令执行时间最短。间接寻址在指令的执行阶段要多次访存(一次间接寻址要两次访存，多次间接寻址要多次访存)，故执行时间最长。变址寻址由于变址寄存器的内容由用户给定，而且在程序的执行过程中允许用户修改，而其形式地址始终不变，故变址寻址的指令便于用户编制处理数组问题的程序。相对寻址操作数的有效地址只与当前指令地址相差一定的位移量，与直接寻址相比，更有利于程序浮动。

（7）方案一：为使指令寻址范围可扩大到4M，需要有效地址22位，此时可将单字长一地址指令的格式改为双字长，如下图示：

OP（7位） MOD（3位） A（低16位） 方案二：如果仍采用单字长指令（16位）格式，为使指令寻址范围扩大到4M，可通过段寻址方案实现。安排如下：

硬件设段寄存器DS（16位），用来存放段地址。在完成指令寻址方式所规定的寻址操作后，得有效地址EA（6位），再由硬件自动完成段寻址，最后得22位物理地址。 即：物理地址=（DS）?26 + EA

A（高6位） 34

注：段寻址方式由硬件隐含实现。在编程指定的寻址过程完成、EA产生之后由硬件自动完成，对用户是透明的。

方案三：在采用单字长指令（16位）格式时，还可通过页面寻址方案使指令寻址范围扩大到4M。安排如下：

硬件设页面寄存器PR（16位），用来存放页面地址。指令寻址方式中增设页面寻址。当需要使指令寻址范围扩大到4M时，编程选择页面寻址方式，则：EA =（PR）‖A （有效地址=页面地址“拼接”6位形式地址），这样得到22位有效地址。

（8）为使一条转移指令能转移到主存的任一位置，寻址范围须达到4M，除了采用(7) 方案一中的双字长一地址指令的格式外，还可配置22位的基址寄存器或22位的变址寄存器，使EA = (BR) + A （BR为22位的基址寄存器)或EA =（IX）+ A(IX为22位的变址寄存器)，便可访问4M存储空间。还可以通过16位的基址寄存器左移6位再和形式地址A相加，也可达到同样的效果。

总之，不论采取何种方式，最终得到的实际地址应是22位。

4. 设CPU内有下列部件：PC、IR、SP、AC、MAR、MDR和CU。

（1）画出完成间接寻址的取数指令LDA@X（将主存某地址单元X的内容取至AC中）的数据流（从取指令开始）。

（2）画出中断周期的数据流。

解：CPU中的数据流向与所采用的数据通路结构直接相关，不同的数据通路中的数据流是不一样的。常用的数据通路结构方式有直接连线、单总线、双总线、三总线等形式，目前大多采用总线结构，直接连线方式仅适用于结构特别简单的

35

机器中。

为简单起见，本题采用单总线将题中所给部件连接起来，框图如下：

busPCMARSPMDRCUIRAC地址线数据线控制线

（1）LDA@X指令周期数据流程图：

PC→MARM(MAR)→MDR(MDR)→IRPC+1→PCAd(IR)→MARM(MAR)→MDRMDR→Ad(IR)Ad(IR)→MARM(MAR)→MDRMDR→AC

（2）中断周期流程图如下：

SP-1→SPSP→MARPC→MDRMDR→M(MAR)向量地址→PC0→EINT

36

注：解这道题有两个要素，首先要根据所给部件设计好数据通路，即确定信息流动的载体。其次选择好描述数据流的方法，无论采用什么样的表达方式，其关键都要能清楚地反映数据在通路上流动的顺序，即强调一个“流”字。较好的表达方式是流程图的形式。

5. 中断周期前是什么阶段？中断周期后又是什么阶段？在中断周期CPU应完成什么操作？

答：中断周期前是执行周期，中断周期后是取指周期。在中断周期，CPU应完成保存断点、将中断向量送PC和关中断等工作。

24. 现有A、B、C、D四个中断源，其优先级由高向低按A、B、C、D顺序排列。若中断服务程序的执行时间为20μs，请根据下图所示时间轴给出的中断源请求中断的时刻，画出CPU执行程序的轨迹。

解：A、B、C、D的响优先级即处理优先级。CPU执行程序的轨迹图如下：

程序D服务A服务B服务C服务B服务C服务0 10 20 30 40 50 60 70 80 90 100 110 120 130 140 t/usB与C请求D请求B服务D服务A服务B服务B请求A请求

25. 某机有五个中断源L0、L1、L2、 L3、L4，按中断响应的优先次序由高向低排序为L0? L1?L2?L3?L4，根据下示格式，现要求中断处理次序改为L1?L4?L2?L0?L3，根据下面的格式，写出各中断源的屏蔽字。 解：各中断源屏蔽状态见下表：

37

中断源 0 I0 I1 I2 I3 I4 1 1 1 0 1 1 0 1 0 0 0 屏蔽字 2 0 1 1 0 1 3 1 1 1 1 1 4 0 1 0 0 1 表中：设屏蔽位=1，表示屏蔽；屏蔽位=0，表示中断开放。

26. 设某机配有A、B、C三台设备，其优先顺序按A?B?C降序排列，为改变中断处理次序，它们的中断屏蔽字设置如下：

设备 A B C 屏蔽字 111 010 011 请按下图所示时间轴给出的设备请求中断的时刻，画出CPU执行程序的轨迹。设A、B、C中断服务程序的执行时间均为20? s。

解：A、B、C设备的响应优先级为A最高、B次之、C最低，处理优先级为A最高、C次之、B最低。CPU执行程序的轨迹图如下：

38

程序A服务B服务C服务0 10 20 30 40 50 60 70 80 90 t/usA请求B请求C请求

第9章 控制单元的功能

5. 设机器A的主频为8MHz，机器周期含4个时钟周期，且该机的平均指令执行速度是0.4MIPS，试求该机的平均指令周期和机器周期，每个指令周期中含几个机器周期？如果机器B的主频为12MHz，且机器周期也含4个时钟周期，试问B机的平均指令执行速度为多少MIPS?

解：先通过A机的平均指令执行速度求出其平均指令周期，再通过主频求出时钟周期，然后进一步求出机器周期。B机参数的算法与A机类似。计算如下：

A机平均指令周期=1/0.4MIPS=2.5μs A机时钟周期=1/8MHz=125ns

A机机器周期=125ns×4=500ns=0.5μs

A机每个指令周期中含机器周期个数=2.5μs÷0.5μs=5个 B机时钟周期 =1/12MHz?83ns B机机器周期 =83ns×4=332ns

设B机每个指令周期也含5个机器周期，则： B机平均指令周期=332ns×5=1.66μs

B机平均指令执行速度=1/1.66μs=0.6MIPS

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结论：主频的提高有利于机器执行速度的提高。

6. 设某机主频为8MHz，每个机器周期平均含2个时钟周期，每条指令平均有4个机器周期，试问该机的平均指令执行速度为多少MIPS？若机器主频不变，但每个机器周期平均含4个时钟周期，每条指令平均有4个机器周期，则该机的平均指令执行速度又是多少MIPS？由此可得出什么结论？

解：先通过主频求出时钟周期，再求出机器周期和平均指令周期，最后通过平均指令周期的倒数求出平均指令执行速度。计算如下：

时钟周期=1/8MHz=0.125×10-6s 机器周期=0.125×10-6s×2=0.25×10-6s 平均指令周期=0.25×10-6s×4=10-6s 平均指令执行速度=1/10-6s=1MIPS

当参数改变后：机器周期= 0.125×10-6s×4=0.5×10-6s 平均指令周期=0.5×10-6s×4=2×10-6s 平均指令执行速度=1/（2×10-6s） =0.5MIPS 结论：两个主频相同的机器，执行速度不一定一样。

7. 某CPU的主频为10MHz，若已知每个机器周期平均包含4个时钟周期，该机的平均指令执行速度为1MIPS，试求该机的平均指令周期及每个指令周期含几个机器周期？若改用时钟周期为0.4μs的CPU芯片，则计算机的平均指令执行速度为多少MIPS？若要得到平均每秒80万次的指令执行速度，则应采用主频为多少的CPU芯片？

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解：先通过主频求出时钟周期时间，再进一步求出机器周期和平均指令周期。 时钟周期=1/10MHz=0.1×10-6s 机器周期=0.1×10-6s×4=0.4×10-6s 平均指令周期=1/1MIPS=10-6s

每个指令周期所含机器周期个数=10-6s /0.4×10-6s =2.5个 当芯片改变后：机器周期=0.4μs×4=1.6μs 平均指令周期=1.6μs×2.5=4μs 平均指令执行速度=1/4μs=0.25MIPS

若要得到平均每秒80万次的指令执行速度，则: 平均指令周期=1/0.8MIPS=1.25×10-6=1.25μs 机器周期=1.25μs÷2.5=0.5μs 时钟周期= 0.5μs÷4=0.125μs CPU主频=1/0.125μs=8MHz

8. 某计算机的主频为6MHz，各类指令的平均执行时间和使用频度如下表所示，试计算该机的速度（单位用MIPS表示），若上述CPU芯片升级为10MHz，则该机的速度又为多少？

指令类别 存取 加、减、比较、转移 平均指令执行时间 使用频度 35% 45% 0.6μs 0.8μs 乘除 10μs 1.4μs 其它 5% 15%

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