基于FPGA的同步数字复接器设计毕业论文

基于FPGA的同步数字复接器设计

目 录

1 绪论 .................................................................................................................................. 4

1.1 现代通信网的概述 ................................................................................................ 4 1.2 EDA技术 ............................................................................................................... 5

1.2.1 EDA技术简介 ............................................................................................. 5 1.2.2 EDA技术的特点 ......................................................................................... 5 1.2.3 EDA技术的应用形式 ................................................................................. 5 1.2.4 EDA技术的发展趋势 ................................................................................. 6 1.3 数字复接系统概论 ................................................................................................ 7

1.3.1 数字复接的基本概念 .................................................................................. 7 1.3.2 数字复接技术的发展 .................................................................................. 7 1.3.3 数字复接技术的研究现状 .......................................................................... 7 1.3.4 数字复接系统的研究意义 .......................................................................... 8 1.4 选题的意义 ............................................................................................................ 8 1.5 本文章节安排 ........................................................................................................ 9 2 硬件描述语言与可编程逻辑器件 ................................................................................ 10

2.1 硬件描述语言（VHDL） .................................................................................. 10

2.1.1 VHDL简介................................................................................................. 10 2.1.2 VHDL 优点 ................................................................................................ 10 2.1.3 VHDL程序的基本结构.............................................................................. 11 2.2 FPGA（现场可编程门阵列）芯片 .................................................................... 12

2.2.1 FPGA的简介 ............................................................................................. 12 2.2.2 FPGA的基本特点 ..................................................................................... 12 2.2.3 FPGA的工程设计流程 ............................................................................. 13

3 同步数字复接器的总体设计 ........................................................................................ 15

3.1 四路同步复接器的原理框图模型 ...................................................................... 15

3.1.2 框图说明 .................................................................................................... 15

3.1.3 时序信号与对应的合路信号及其帧结构 ................................................ 16 3.2 系统的设计与实现 .............................................................................................. 16

3.2.1 Quartus II开发平台的简介 ....................................................................... 17 3.3 VHDL源程序仿真流程....................................................................................... 18 3.4 系统顶层设计 ...................................................................................................... 20

3.4.1 四路同步复接器的VHDL建模 .............................................................. 20 3.5 系统的底层设计 .................................................................................................. 22

3.5.1 分频器的建模与VHDL程序设计 .......................................................... 23 3.5.2 内码产生器 ................................................................................................ 24 3.5.3 内码控制器 ................................................................................................ 26 3.5.4 时序产生器的建模与程序设计 ................................................................ 27 3.5.5 输出模块 .................................................................................................... 29

4 设计中遇到的问题及讨论 ............................................................................................ 32

4.1 关于设计中的时延问题 ...................................................................................... 32 4.2 毛刺信号及其消除 .............................................................................................. 32 4.3 VHDL语言调试过程中遇到的一些问题........................................................... 32 总结与展望 ........................................................................................................................ 33 参考文献 ............................................................................................................................ 34 致 谢 ................................................................................................ 错误！未定义书签。

插图索引

图1 VHDL程序设计基本结构 ............................................................................................. 11 图2 CPLD结构图 ................................................................................................................. 12 图3 FPGA结构图 ................................................................................................................. 13 图4 FPGA工程设计流程...................................................................................................... 14 图5 四路同步复接器原理框图模型 .................................................................................... 15 图6 同步复接的帧结构 ........................................................................................................ 15 图7 时序信号及对应的合路信号帧结构 ............................................................................ 16 图8 Quartus II设计流程 ....................................................................................................... 18 图9 VHDL仿真流程 ............................................................................................................. 19 图10 四路复接器的VHDL建模模型 ................................................................................. 20 图11 四路同步数字复接器的时序仿真图 .......................................................................... 22 图12 分频器的VHDL建模符号 ......................................................................................... 23 图13 分频器的时序仿真波形 .............................................................................................. 24 图14 内码产生器的建模符号 .............................................................................................. 25 图15 内码产生器的时序波形 .............................................................................................. 26 图16 时序产生器建模符号 .................................................................................................. 27 图17 译码器的VHDL建模流程图 ..................................................................................... 27 图18 2/4译码器产生的时序仿真波形 ................................................................................. 28 图19 时序发生器的仿真波形及相位关系图 ...................................................................... 29 图20 输出模块的建模符号 .................................................................................................. 30 图21 三态门的输出仿真波形 .............................................................................................. 31

毕业设计（论文）原创性声明和使用授权说明

原创性声明

本人郑重承诺：所呈交的毕业设计（论文），是我个人在指导教师的指导下进行的研究工作及取得的成果。尽我所知，除文中特别加以标注和致谢的地方外，不包含其他人或组织已经发表或公布过的研究成果，也不包含我为获得 及其它教育机构的学位或学历而使用过的材料。对本研究提供过帮助和做出过贡献的个人或集体，均已在文中作了明确的说明并表示了谢意。

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日期： 年 月 日

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指导教师评阅书

指导教师评价： 一、撰写（设计）过程 1、学生在论文（设计）过程中的治学态度、工作精神 □ 优 □ 良 □ 中 □ 及格 □ 不及格 2、学生掌握专业知识、技能的扎实程度 □ 优 □ 良 □ 中 □ 及格 □ 不及格 3、学生综合运用所学知识和专业技能分析和解决问题的能力 □ 优 □ 良 □ 中 □ 及格 □ 不及格 4、研究方法的科学性；技术线路的可行性；设计方案的合理性 □ 优 □ 良 □ 中 □ 及格 □ 不及格 5、完成毕业论文（设计）期间的出勤情况 □ 优 □ 良 □ 中 □ 及格 □ 不及格 二、论文（设计）质量 1、论文（设计）的整体结构是否符合撰写规范？ □ 优 □ 良 □ 中 □ 及格 □ 不及格 2、是否完成指定的论文（设计）任务（包括装订及附件）？ □ 优 □ 良 □ 中 □ 及格 □ 不及格 三、论文（设计）水平 1、论文（设计）的理论意义或对解决实际问题的指导意义 □ 优 □ 良 □ 中 □ 及格 □ 不及格 2、论文的观念是否有新意？设计是否有创意？ □ 优 □ 良 □ 中 □ 及格 □ 不及格 3、论文（设计说明书）所体现的整体水平 □ 优 □ 良 □ 中 □ 及格 □ 不及格 建议成绩：□ 优 □ 良 □ 中 □ 及格 □ 不及格 （在所选等级前的□内画“√”） 指导教师： （签名） 单位： （盖章） 年 月 日

评阅教师评阅书

评阅教师评价： 一、论文（设计）质量 1、论文（设计）的整体结构是否符合撰写规范？ □ 优 □ 良 □ 中 □ 及格 □ 不及格 2、是否完成指定的论文（设计）任务（包括装订及附件）？ □ 优 □ 良 □ 中 □ 及格 □ 不及格 二、论文（设计）水平 1、论文（设计）的理论意义或对解决实际问题的指导意义 □ 优 □ 良 □ 中 □ 及格 □ 不及格 2、论文的观念是否有新意？设计是否有创意？ □ 优 □ 良 □ 中 □ 及格 □ 不及格 3、论文（设计说明书）所体现的整体水平 □ 优 □ 良 □ 中 □ 及格 □ 不及格 建议成绩：□ 优 □ 良 □ 中 □ 及格 □ 不及格 （在所选等级前的□内画“√”） 评阅教师： （签名） 单位： （盖章） 年 月 日

教研室（或答辩小组）及教学系意见

教研室（或答辩小组）评价： 一、答辩过程 1、毕业论文（设计）的基本要点和见解的叙述情况 □ 优 □ 良 □ 中 □ 及格 □ 不及格 2、对答辩问题的反应、理解、表达情况 □ 优 □ 良 □ 中 □ 及格 □ 不及格 3、学生答辩过程中的精神状态 □ 优 □ 良 □ 中 □ 及格 □ 不及格 二、论文（设计）质量 1、论文（设计）的整体结构是否符合撰写规范？ □ 优 □ 良 □ 中 □ 及格 □ 不及格 2、是否完成指定的论文（设计）任务（包括装订及附件）？ □ 优 □ 良 □ 中 □ 及格 □ 不及格 三、论文（设计）水平 1、论文（设计）的理论意义或对解决实际问题的指导意义 □ 优 □ 良 □ 中 □ 及格 □ 不及格 2、论文的观念是否有新意？设计是否有创意？ □ 优 □ 良 □ 中 □ 及格 □ 不及格 3、论文（设计说明书）所体现的整体水平 □ 优 □ 良 □ 中 □ 及格 □ 不及格 评定成绩：□ 优 □ 良 □ 中 □ 及格 □ 不及格 （在所选等级前的□内画“√”） 教研室主任（或答辩小组组长）： （签名） 年 月 日 教学系意见： 系主任： （签名） 年 月 日

基于FPGA的同步数字复接器设计

摘 要

本文主要介绍了基于CPLD/FPGA可编程逻辑器件的同步数字复接器设计。在现代数字通信网中，我们经常为了提高传输效率，需要将若干路低速数字信号合并成一路高速数字信号，以便通过高速信道进行数据传输。实现此功能的数字设备成为数字复接系统。在数字复接系统中，发送端主要由时钟产生、码速调整、复接三部分组成，接收端主要由定时脉冲形成、分接、码速恢复三部分组成。

本文在深入了解可编程逻辑器件及硬件描述语言的基础上，完成了同步数字复接器的分块建模，包括分频器、内码控制器、内码产生器、时序产生器和输出电路五大模块，以及相应的VHDL实现过程，对在设计过程中遇到的毛刺现象等问题进行了讨论，并在信号提取方面有了进一步的认识。

【关键词】CPLD/FPGA VHDL 数字复接 数字分接

The Design of Synchronous multiplexer

Based on FPGA

Abstract

In this paper, based on CPLD/FPGA programmable logic devices and hardware description language VHDL, to achieve synchronous digital multiplexer design. In modern digital communication networks, we often order to improve the transmission efficiency, the need for a number of low-speed digital signal path all the way into high-speed digital signals, in order to carry out high-speed data channel. Achieve this function digital devices known as digital multiplexer system. Multiplexer in the digital system, the sending end by the clock generation, code speed adjustment multiplexer is composed of three parts, the receiving end from time to time by the pulse shape, tap, code speed the restoration of three parts.

The block modeling of Synchronous Digital Multiplexer is based on in-depth understanding of programmable logic devices and hardware description language, including the frequency divider、Code controller、Code generator、time program controller and output circuit, as well as the realization of the corresponding VHDL processes encountered in the design of glitches and other issues were discussed, and signal extraction in a further understanding of aspects.

【Key words】CPLD/FPGA VHDL digital multiplexing digital demulplexing

绪论

引言

在数字通信中,为了扩大传输容量和提高传输效率,通常需要将若干个低速数字码流按一定格式合并成一个高速数据码流流,以便在高速宽带信道中传输。数字复接就是依据时分复用基本原理完成数码合并的一种技术，并且是数字通信中的一项基础技术。

当今社会是数字话的社会，数字集成电路应用广泛。而在以往的PDH 复接电路中，系统的许多部分采用的是模拟电路,依次有很大的局限性。随着微电子技术的发展，出现了现场可编辑逻辑器件(PLD)，其中应用最广泛的当属现场可编程门阵列(FPGA)和复杂可编程逻辑器件(CPLD)。本文就是用硬件描述语言等软件与技术来实现一个基于CPLD/FPGA 的简单数字同步复接系统的设计。

1.1 现代通信网的概述

现代通信技术，就是随着科技的不断发展，如何采用最新的技术来不断优化通信的各种方式，让人与人的沟通变得更为便捷，有效。通信技术和通信产业20世纪80年代以来发展最快的领域之一，不论是在国际还是在国内都是如此，这是人类进入信息社会的重要标志之一。

通信就是互通信息。纵观同新的发展分为以下三个阶段：第一阶段是语言和文字通信阶段。在这一阶段，通信方式简单，内容单一。第二阶段是电通信阶段。1837年，莫尔斯发明电报机，并设计莫尔斯电报码。1876年，贝尔发明电话机。这样，利用电磁波不仅可以传输文字，还可以传输语音，由此大大加快了通信的发展进程。1895年，马可尼发明无线电设备，从而开创了无线电通信发展的道路。第三阶段是电子信息通信阶段。从总体上看，通信技术实际上就是通信系统和通信网的技术。通信系统是指点对点通所需的全部设施，而通信网是由许多通信系统组成的多点之间能相互通信的全部设施。而现代的主要通信技术有数字通信技术，程控交换技术，信息传输技术，通信网络技术，数据通信与数据网，ISDN与ATM技术，宽带IP技术，接入网与接入技术。

数字通信即传输数字信号的通信，是通过信源发出的模拟信号经过数字终端的信源编码成为数字信号，终端发出的数字信号，经过信道编码变成适合与信道传输的数字信号，然后由调制解调器把信号调制到系统所使用的数字信道上，在传输到对段，经过相反的变换最终传送到信宿。数字通信以其抗干扰能力强，便于存储，处理和交换等特点，已经成为现代通信网中的最主要的通信技术基础，广泛应用于现代通信网的各种通信系统。

1.2 EDA技术

1.2.1 EDA技术简介

什么叫EDA技术？由于它是一门迅速发展的新技术，涉及面广，内容丰富，人们的理解各异，目前尚无统一的看法。EDA技术有狭义的EDA技术和广义的EDA技术之分。

狭义的EDA技术，就是指以大规模可编程逻辑器件为设计载体，以硬件描述语言为系统逻辑描述的主要表达方式，以计算机、大规模可编程逻辑器件的开发软件及实验开发系统为设计工具，通过有关的开发软件，自动完成用软件方式设计的电子系统到硬件系统的逻辑编译、逻辑化简、逻辑分割、逻辑综合及优化、逻辑布局布线、逻辑仿真，直至对于特定目标芯片的适配编译、逻辑映射、编译下载等工作，最终形成集成电子系统或专用集成芯片的一门新技术，或称IES/ASIC自动设计技术[1]。

广义的EDA技术，除了狭义的EDA技术外，还包括计算机辅助分析CAA技术，印刷电路板计算机辅助设计PCB—CAD技术。在广义的EDA技术中，CAA技术和PCB—CAD技术不具备逻辑综合和逻辑适配的功能，因此它不能称为真正意义上的EDA技术。 1.2.2 EDA技术的特点

利用EDA技术进行电子系统的设计，具有以下几个特点： 1.用软件的方式设计硬件

2.用软件方式设计的系统到硬件系统的转换是由有关的.开发软件自动完成的 3.设计过程中可有关软件进行各种仿真 4.系统可现场编程，在线升级

5.整个系统可集成在一个芯片上，体积小、功耗低、可靠性高 6.从以前的“组合设计”转向真正的“自由设计” 7.设计的移植性好，效率高

8.非常适合分工设计，团体协作。因此，EDA技术是现代电子设计的发展趋势 1.2.3 EDA技术的应用形式

随着EDA技术的深入发展和EDA技术软硬件性能价格比的不断提高，EDA技术应用将向广度和深度两个方面发展[13]。根据利用EDA技术所开发的产品的最终主要硬件构成来分，EDA技术的应用发展将表现为如下几种形式： （1）FPGA系统：使用EDA技术开发FPGA，使自行开发的FPGA作为电子

系统、控制系统、信息处理系统的主体。

（2）“FPGA+MCU”系统：使用EDA技术与单片机相接结合，使自行开发的FPGA+MCU作为电子系统、控制系统、信息处理系统的主体。

（3）“FPGA+专用DSP处理器”：将EDA技术与DSP专用处理器配合使用，使自行开发的“FPGA+专用DSP处理器”，构成一个数字信号处理系统的整体。 （4）基于FPGA实现的现代的DSP系统：基于SOPC技术、EDA技术与FPGA技术实现方式的现代的DSP系统。

（5）基于FPGA实现的SOC片上系统：使用大规模的FPGA实现的，内含一个或数个嵌入式CPU或DSP，能够实现复杂系统功能的单一芯片系统。 （6）基于FPGA实现的嵌入式系统：使用FPGA实现的，内含嵌入式处理器，能满足对象系统要求实现特定功能的，能够嵌入到宿主系统的专用计算机应用系统。[2]

1.2.4 EDA技术的发展趋势

随着市场需求的增长，集成工艺水平及计算机自动设计技术的不断提高，促进单片系统，或称系统集成芯片成为IC设计的发展方向[12]。这一发展趋势表现在如下几个方面：

（1）超大规模集成电路的集成度和工艺水平不断提高，深亚微米工艺，如0.13?m、90nm已经走向成熟，在一个芯片上完成系统级的集成已成为可能。 （2）由于工艺线宽的不断减少，在半导体材料上的许多寄生效应已经不能简单地被忽略。这就对EDA工具提出了更高的要求，同时也使得IC生产线的投资更为巨大。可编程逻辑器件开始进入传统的ASIC市场。

（3）市场对电子产品提出了更高的要求，如必须降低电子系统的成本、减少系统的体积等，从而对系统的集成度不断提出更高的要求。同时，设计的速度也成了一个产品能否成功的关键因素，促使EDA工具和IP核应用更为广泛。 （4）高性能的EDA工具得到长足的发展，其自动化合智能化程度不断提高，为嵌入式系统设计提供了功能强大的开发环境。

（5）计算机硬件平台性能大幅度提高，为复杂的Soc设计提供了物理基础。

但现有的HDL语言只提供行为级或功能级的描述，无法完成对复杂的系统级的抽象描述。人们正尝试开发一种新的系统级设计语言来完成这一工作，现在已开发出更趋于电路行为级的硬件描述语言，如System C、System Verilog及系统级混合仿真工具，可以在同一开发平台上完成高级语言与标准HDL或其他更

低层次描述模块的混合仿真。虽然用户用高级语言编写的模块尚不能自动转化成HDL描述，但作为一种针对特定应用领域的开发工具，软件供应商已经为常用的功能模块提供了丰富的宏单元库支持，可以方便的构建应用系统。

1.3 数字复接系统概论

1.3.1 数字复接的基本概念

数字复接技术是数字通信中的一项基础技术。在数字通信中，为了扩大传输容量和提高传输效率，通常需要把若干个低速的数据码流按一定格式合并为高速数据码流，数字复接就是依据时分复用的基本原理完成数码合并的一种技术。在数字通信网中，数字复接不仅仅是与信源编码、数字传输、数字交换相并列的专门技术，而且还是网同步中的帧调整，线路集中器中的线路复用及数字交换中的时分续接等技术的基础。

在时分PCM通信系统中，为扩大传输容量，提高传输的效率，必须得提高传输的速率。即设法将较低的传输速率的数据码流变成高速的数据码流。数字复接终端即复接器就是将这种低速的码流转换成高速的码流的设备。数字复接系统由数字复接器和分接器两个部分组成。将两个或两个以上的支路信号按照时分复用的方式合并而成单一的合路的数字信号的过程称作数字复接，将完成数字复接功能的设备称作数字复接器。[3]在接收端将一路复合的数字信号分离而成各支路信号的过程称作数字分接，其相应的设备称作数字分接器。由数字复接器和数字分接器共同组成了数字复接系统。

数字复接实质是对数字信号的时分多路复用。 1.3.2 数字复接技术的发展

数字复接技术的应用首先从市话中继开始的，当时为了适应非同步支路的灵活复接，采用塞入脉冲技术将准同步低速支路信号复接为高速数码流。开始时传输媒介是电缆，由于频带资源过于紧张，因此当时主要着眼于控制塞入抖动及节约辅助比特开销，根据国家/地区的技术历史而形成了美、日、欧三种不同速率结构的准同步数字系列（PDH）。我国在95年后，随着光纤通信网的大量使用逐渐引入同步数字系列的复用方式。 1.3.3 数字复接技术的研究现状

当今社会是数字化社会，是数字集成电路得到广泛应用的社会。而以往的PDH复接电路中，系统许多部分采用的是模拟电路，因此具有很大的局限性。现在，数字集成电路在不断地更新换代。它经由早期的电子管、晶体管、小中规

模的集成电路、发展到了超大规模集成电路（VLSIC，几万门以上）以及许多具有了特定功能的专用集成电路。但随着微电子技术的发展，设计与制造集成电路的任务已经不完全由半导体厂商来独立承担。

设计者趋向于自己设计专用的集成电路（ASIC）芯片，而且希望ASIC的设计周期尽可能短，最好是在实验室就能将合适的芯片设计出，并立即投入到实际的应用之中，因此出现了现场可编程的逻辑器件（PLD），其中应用最为广泛的当属是现场可编程门阵列（FPGA）和复杂的可编程逻辑器件（CPLD）。采用可编程器件或者专用IC对复接器或者分接器的设计已经开始向实用化的方向发展。

1.3.4 数字复接系统的研究意义

在数字通信系统中，为扩大传输的容量和提高传输的效率，通常需要将若干低速的数据码流按照一定的格式合并为高速的数据码流，以满足上述需要。而数字复接就是依据时分复用的基本原理完成数码合并的一种技术。

在数字通信网中，数字复接不仅是与信源编码、数字传输、数字交换相并列的技术，而且还是网同步中的帧调整，线路集中器中的线路复用以及数字交换的

时分续接等技术的基础。因此，数字复接技术是数字通信中的一项基础技术。

1.4 选题的意义

随着社会生产力的发展，各种各样的电子新产品的开发速度越来越快。现代计算机技术和微电子技术的进一步结合，使得集成电路的设计出现两个分支。一个是传统的更高集成度的集成电路的研究；另一个就是利用高层次VHDL/VERILOG HDL等硬件描述语言对新型的器件（FPGA/CPLD）进行专门的设计，使之成为了专用集成电路（ASIC）。这不仅大大节省了设计和制造的时间，并且对于设计者而言，不必考虑集成电路制造工艺，现在已经成为了系统级产品设计的一项新技术。

与此同时，EDA技术飞速发展，大规模的可编程逻辑器件CPLD/FPGA应经广泛应用于电子设计与控制的各方面，CPLD/FPGA继承了ASIC的大规模、高集成度、高可靠性等优势，并且克服了普通的ASIC设计的设计周期长、投资大、灵活性差等缺点，便成为了复杂数字电路设计的理想首选，从EDA技术的综合应用系统的主要硬件结构看来，CPLD和FPGA系统已经成为EDA技术主要的硬件构成形式之一。因此，研究数字电路时采用CPLD/FPGA器件来实现硬件电路具有重要的意义。现代通信技术发展随着VHDL等设计语言的出现和

ASIC的广泛应用也进入一个新的阶段，特别是对数字通信的ASIC芯片的研究有重要的实践性意义。

本设计是使用CPLD/FPGA芯片来实现同步数字复接器的功能。通过本课题的软件设计、功能仿真以及硬件验证，掌握用VHDL设计简单的数字系统的基本方法，从而提高了设计开发能力，为今后复杂的数字系统设计打下坚实良好的基础，为提高就业创造更多的机会与条件。

1.5 本文章节安排

本文正文部分共分为五个章节，具体内容安排如下：

第一章，绪论。主要介绍了现代通信网、EDA技术、数字复接系统，以及对本设计进行研究的意义。

第二章，硬件描述语言与可编程逻辑器件。主要介绍了在QUARTUSII的环境下VHDL硬件描述语言、可编程逻辑器件CPLD/FPGA。

第三章，同步数字复接器的设计。本章首先给出了数字复接器的设计原理框图，然后分别实现了分频器、内码产生器、内码控制器、时序产生器以及输出电路五大模块的设计。

第四章，设计中遇到的问题及讨论。并对毛刺现象以及软件调试等问题进行了分析和讨论。

第五章，总结与展望。此部分对本设计进行了总结，发现问题，并且阐述了对相关知识的进一步认识。

2 硬件描述语言与可编程逻辑器件

2.1 硬件描述语言（VHDL）

2.1.1 VHDL简介

硬件描述语言是EDA技术的重要组成部分，VHDL是电子设计的主流硬件语言。VHDL的英文全名是very-high-speed intergrated circuit hardware description language ，现在，VHDL作为IEEE的工业标准硬件描述语言，又得到众多EDA公司的支持，在电子工程领域，已成为事实上的通用硬件描述语言[8]。1987年底，VHDL被IEEE（The Institute of electrical and electronics Engineers）和美国国防部确认为标准硬件描述语言。自IEEE公布了VHDL的标准版本之后，各EDA公司相继推出了自己的设计环境，或宣受，并逐步取代了原有的非标准硬件描述语言。1993年，IEEE对VHDL进行了修订，从更高的抽象层次和系统描述能力扩展VHDL的内容，公布了新版本的VHDL，即IEEE标准的1076—1993版本。现在，VHDL作为IEEE的工业标准硬件描述语言，又得到众多EDA公司的支持，在电子工程领域，已成为事实上的通用硬件描述语言。

VHDL语言覆盖面广，描述能力强，能支持硬件的设计、验证、综合和测试，是一种多层次的硬件描述语言。其设计描述可以是描述电路具体组成的结构描述，也可以使描述电路功能的行为描述。这些描述可以从最抽象的系统级直到最精确地逻辑级，甚至门级。

运用VHDL语言设计系统一般采用自顶向下分层设计的方法，首先从系统级功能设计开始，对系统高层模块进行行为描述和功能仿真。系统的功能验证完成后，将抽象的高层设计自顶向下逐级细化，直到与所用可编程器件相对应的逻辑描述。 2.1.2 VHDL 优点

VHDL主要用于描述数字系统的结构、行为、功能和接口。除了含有许多具有硬件特征的语句外，VHDL的语言形式、描述风格与句法与一般的计算机高级语言十分相似。[4]Vhdl的程序结构特点是将一项设计实体（可以是一个元件、一个电路块或一个系统）分成外部和内部两个基本部分，其中外部为可见部分，即系统的端口，而内部则是不可视，即设计实体的内部功能和算法完成部分[7]。在对一个设计实体分成定义为外部界面后，一旦其内部开发完成后，其他的设计

就可以就可以直接调用这个实体。应用Vhdl进行工程设计的优点是多方面的，具体如下：

（1）设计技术齐全、方法灵活、支持广泛。VHDL语言可以支持自上而下和基于库的设计法，而且还支持同步电路、异步电路及其他随机电路的设计。目前大多数EDA工具都支持VHDL语言。

（2）VHDL具有更强的系统硬件描述能力，VHDL具有多层次描述系统硬件功能的能力，其描述对象可从系统的数学模型直到门级电路。

（3）VHDL语言编程可以与工艺无关。在用VHDL语言设计系统硬件时，当门级或门级以上层次的描述通过仿真检验以后，再用相应的工具将设计映射成不同的工艺。[5]这样，在工艺更新时，就无须修改原设计程序，只要改变相应的映射工具。

（4）VHDL语言标准、规范，易于共享和复用。 2.1.3 VHDL程序的基本结构

一个相对完整的VHDL（或称为设计实体）具有比较固定的结构，它至少应包括三个基本组成部分：库、程序包使用说明、实体说明和实体对应的结构说明。其中，库、程序包使用说明用于打开本设计试题将要用到得库、程序包；实体说明用于描述该设计实体与外界的接口信号说明，是可视部分；结构体说明用于描述该设计实体内部工作地逻辑关系，是不可视部分[6]。根据需要，实体还可以有配置说明。配置说明语句主要用于以层次化得方式对特定的设计实体进行元件例化，或是为实体选定某个特定的结构体。图1显示了VHDL程序设计中比较全面的组成结构。

设计实体 库、程序包使用说明 实体 类属说明 端口说明

结构体 配置 结构体说明 结构体功能描述 图1 VHDL程序设计基本结构

2.2 FPGA（现场可编程门阵列）芯片

2.2.1 FPGA的简介

FPGA是英文Field－Programmable Gate Array的缩写，即现场可编程门阵列，

它是在PAL、GAL、EPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点[11]。

FPGA采用了逻辑单元阵列LCA（Logic Cell Array）这样一个新概念，内部包括可配置逻辑模块CLB（Configurable Logic Block）、输出输入模块IOB（Input Output Block）和内部连线（Interconnect）三个部分。

FPGA由可编程逻辑单元阵列、布线资源和可编程的I／O单元阵列构成，一个FPGA包含丰富的逻辑门、寄存器和I／O资源[7]。一片FPGA芯片就可以实现数百片甚至更多个标准数字集成电路所实现的系统。 FPGA的结构灵活，其逻辑单元、可编程内部连线和I／O单元都可以由用户编程，可以实现任何逻辑功能，满足各种设计需求。其速度快，功耗低，通用性强，特别适用于复杂系统的设计。使用FPGA还可以实现动态配置、在线系统重构（可以在系统运行的不同时刻，按需要改变电路的功能，使系统具备多种空间相关或时间相关的任务）及硬件软化、软件硬化等功能[7]。

I/OPAL-likeblockPAL-likeblockI/OInterconnection wiresPAL-likeblock

图2 CPLD结构图

I/OPAL-likeblockI/O2.2.2 FPGA的基本特点

本文来源：https://www.bwwdw.com/article/vb35.html