Allegro16.5新增功能

Cadence What’s New in Allegro PCB Editor 16.5(Allegro16.5新增功能)

发布时间: 2011-08-15

Cadence Allegro PCB Editor 16.5新增了Embedded Component Design，允许器件嵌入到板层内部设计，同时在软件界面、PDF输出、尺寸标注、3D视图、差分布线、HDI、DFM、ECAD-MCAD、RF PCB

等功能上做了提升，使软件功能更加完善，更好地辅助设计人员进行PCB的设计。

EmbeddedComponent Design

随着市场对电路板包装要求的不断增加，有必要考虑将无源甚至有源器件内嵌到PCB板中，以达到电路板体积小、重量轻的目的。比如移动电子产品、数码产品的设计中就会用到这种器件内嵌技术。Cadence Release16.5提供了强大的器件内嵌解决方法，用户可以更方便的应用AllegroPCB Editor完成一

些高端电路板的设计。

■ Licensing

■ Front to Back Flow Support

■ Setup ■ Key Terminology ■ Design Rule Checks ■ Component Placement

Licensing

在PCB Editor 和Package/SiP工具中都可以应用器件嵌入式设计。只要在16.5版本的license中

选择“Miniaturization”即可。 Front toBack Flow Support

可以在Allegro PCB Editor中给器件添加“EMBEDDED_PLACEMENT”属性，此属性的两个values值“REQUIRED”和“OPTIONAL”：给其指定 “REQUIRED”，强制器件嵌入；指定“OPTIONAL”，根据实际

需要确定器件是否嵌入。

Setup

选择“Setup-Embedded Layer Setup”，Embedded LayerSetup用于设置嵌入式摆放的layer、器件

摆放的方位（Body Up or BodyDown）、连接方法（Direct orIndirect）和全局参数。

KeyTerminology

Direct Attach：器件直接焊接到内层。

Indirect Attach：器件通过microvias焊接到内层。 Closed Cavity：器件被两层的介质封闭，形成一个封闭空间。

Open Cavity：器件未被介质封闭，形成一个开放式空间，此空间可以跨越多层。

Design RuleChecks

新增两个constraints，用于embedded 检查。“Setup-constraints-modes”-“Design Modes（package）”

ComponentPlacement

“Place- Manually”，选择可以嵌入的器件，元件会自动放入内层，放置后，选择器件，右键可以改变

嵌入层，只有可以嵌入的层才会出现，如图：

GraphicalUser Interface ■ Highlighting WithStipple Patterns ■ Dynamic and Static Shape Display

■ Highlighting Fixed Objects ■ Status Bar Update ■ 3-D Viewer Update ■ Data Tip Setup ■ Data Tip Display

HighlightingWith Stipple Patterns

Allegro 16.5新增Stipple Patterns，在对object执行assign color和highlight指令时都可以设定

Stipple Patterns模式。

● assign color用于对object分配颜色，同时可以搭配Stipple Patterns提供更多元的显示；

● highlight指令允许对net增加Stipple Pattern信息； ● 颜色设置窗口允许为layers增加Stipple Pattern信息。

Dynamic andStatic Shape Display

Allegro 16.5在动态铜，静态铜的显示上提供了不同的显示效果。

HighlightingFixed Objects

Allegro 16.5可以使用“stipple pattern”来高亮具有“Fixed”属性的器件或网络，以区别于其它器件或网

络。

可以在Color/Visibility中进行设置。

Status BarUpdate

可以点击状态栏的某一区域实现某种功能。例如，在状态栏点选模式领域，就可以切换到其它模式。

3-D ViewerUpdate

3-D Viewer中新增加了动态层面的显示功能，即切换层面显示的同时，3-D Viewer中也会自动切换

层面。

此动能为默认允许设置。

Data TipSetup

Object type由原来的6种信息种扩展到17种，在显示上提供了更多、更全面的信息。

“Setup-Datatips Customization”：可以定制需要显示的datatip

如鼠标预选择某一cline segment，就会出现如下信息：

Data TipDisplay

可以通过命令按钮来控制是否显示某一object的Data Tip。

Etch EditEnhancement ■ Differential Phase Tuning

■ Trace Tapering ■ Group Route Via Patterns

■ Diff Pair Routing-Transitions at Region Boundary

■ Pad Exit Behavior ■ HDI Via Labels ■ HDI Via-Via Line Fattening ■ Delete Via Structures ■ Copy/Move Stacked Vias DifferentialPhase Tuning

相位调整是另一种通过鼠标操作走线，使走线发生变化，从而控制线长的方法，类似于delay tune，但是相位调整仅适用于差分信号线。“Route-Phase Tune ”，命令激活后，可以在option中设置参数，操作

时只需用鼠标点击差分线的某段segment即可。参数设置及差分线相位调整后的结果如图：

TraceTapering

Trace Tapering是指在PCB布线过程中线宽逐渐变细的一种布线方式，目的是为了防止线宽的突变。在RF和软板电路设计中应用广泛，渐进式走线主要是为了减小线宽变化处的所受到的机械应力，同时也

能改善信号传输的质量。

Trace Tapering是在泪滴的基础上添加的，在泪滴参数设置中也有Trace Tapering的设置。

“Router-Gloss”-“Add Tapered Trace”

Group RouteVia Patterns

群组布线过程中，添加过孔时可以选择过孔的类型（via pattern）。群组布线可以通过以下两种方式

启动：

● 执行“Route Connect”命令，选择一组vias或cline segments，进行群组布线； ● 执行“Route Connect”命令，右键选择“Multi-Line Route”，进行群组布线。

16.5版本提供了六种过孔类型。

六种过孔类型如下图：

Diff PairRouting-Transitions at Region Boundary

在constraint resigon中执行connect或slide命令时，16.5进行了改进，提高了布线质量。包括：

● 差分对以90°或45°布线进入constraint resigon边界时仍然保持对称关系；

● 对线进行slide或shove时仍然保持差分信号线的线宽和间距；

● 消除了边界铰链效应-可以自由滑动差分线。

Pad Exit Behavior

对于EnhancedPad Entry，之前版本不支持shape类型pad，16.5增加了支持shapepad。

在 “connect”或“slide”命令下，右击可执行“EnhandedPad Entry”。

HDI ViaLabels

16.5支持对Via Label进行颜色设定。例如Via Label为2:3，代表走线从第二层开始，打过孔进入

到第三层。通过“Display-Color/Visibility”可以设定Via Label 的颜色。

HDI Via-ViaLine Fattening

在以前的版本中，如果想要增大相邻HDI Via之间线的宽度，这种修改会应用于整个设计，现在16.5

版本可以单独进行相邻HDI Via之间线宽的增加。

Delete ViaStructures

16.5版本支持对多余Via Structure 的删除。

Copy/MoveStacked Vias

现在的复制/移动操作可以将Stacked Vias作为一个整体来处理。

Intelligent PDF Output

16.5版本集成了PDF输出功能，将PCB板的数据（器件、网络、测试点）信息输出成PDF文件。 PDF输出文件在层面选择上是以光绘文件为依据的，所以进行PDF输出之前必须先生成光绘文件。

启动PDF输出工具：“File-export-PDF”

Backdrill Enhancement(Any Layer to Any Layer)

16.5版本支持任意层间的backdrill的设定，以前版本只支持从顶层或底层的设定。

DRC Updates Max NeckLength DRC

从16.5开始，max neck length的检查发生了变化。当颈状线的累加总长超过了预设max neck length

的值，才会出现DRC 。

ECAD-MCADFlow IncrementalData Exchange

电子和机械CAD数据的交换有多种基于IDF和DXF的输入/输出格式。每种格式都有既定标准。需

交换的数据采用“all or nothing”的格式，这种交换格式对于修改的设计很难处理。

EDMD(IDX)是一种新的基于XML的数据交换格式。通过引入增量改变的概念来辅助ECAD/MCAD数据交换。也就是说ECAD和MCAD工具有相同的基线（baseline），基线发生变化，即认为数据发生增

量修改，增量数据也可以从CDA工具传送到其它工具。

EDMD的另一功能是加强了设计间的沟通。设计人员和机器间可以通过注释、接受或拒绝等动作来增强之间的沟通。例如，当设计被基线化后，设计人员改变了某一个器件的位置，在EDMD架构中，输出这种变化，通过GUI，对修改原因进行注释。机器预览增量数据，同意变化就输入增量数据，不同意就拒绝输入，并给出拒绝的原因并提供器件新的位置。设计者预览机器给出的建议，接受或拒绝，如此循环。

Database andMisc Enhancement

DatabaseLocking

之前的版本允许多个设计者同时对一个设计进行编辑，16.5版本增加了锁定设计的功能，即设计人员编辑设计时，PCB Editor生成一个＜design＞.lock文件，直到退出Allegro，打开其他设计文件或新建

设计。如果在编辑过程中其他人员想打开此设计，就会出现警告提示。

点击“是”，仍可以打开设计进行操作，但是在保存时只能另存为一个新设计。

可以在 “Setup-User Preferences”中设置“allegro_nolocking”来取消此功能。

Multi-threadingSupport

支持多线程工作：DRC更新可利用16位计算单元并行工作。

DB Doctor

DB Doctor中新增了“Purge Unused Constraints”功能，即删除设计中没有用到的约束规则。

Downrev to16.3

可以输出为16.3或16.2版本：“File-export-Downrevdesign”；

Log中列出了删除的属性。

SubclassCharacters Subclass的字符增加到31位。 Same NetConstraint Set update

对于same net constraint，默认by layer DRC mode开启。

SymbolEditor

● 创建封装符号时，可以没有boundary； ● 可以将无电气特性的pin变成有电气特性的pin。

RefreshSymbol

更新符号时新增“reset pin escapes”功能。

Modules andLocked Property

生成.mdd文件时，可以添加“locked”属性，当复用模块加载到设计中，也同时连带lock属性。

Techfile

● 输出techfile时，可以依据约束管理器的信息筛选需要输出的内容；

● 支持dcf文件的读/写。

DesignStatus

Design Status新增Net Short DRC Status

Artwork

● 如果当前底片没有包含所有的层面，会发布警告；

● 支持添加空底片；

● 默认RS274X、2.5格式，十进制设计默认十进制输出。

Thieving

在“thieving”命令下option控制面板可以控制via在route keepin内。

CreateDetail

支持任意层面上creat detail。

DisplayMeasure

对objects进行“Display-Measure”操作时，会显示网络名。

Shape Copy

对shape进行复制操作时，保留shape原有的参数。对“Z-Copy”和“Copy to layers”也支持。

User DefinedMask Layers—Mirror support

本文来源：https://www.bwwdw.com/article/ut97.html