计算机组成原理与结构习题及答案 - 图文

习题一 一． 选择题 (每小题1分，共10分)

1． 计算机系统中的存贮器系统是指______。 A RAM存贮器 B ROM存贮器 C 主存贮器

D 主存贮器和外存贮器

2． 某机字长32位，其中1位符号位，31位表示尾数。若用定点小数表示，则最大正小数为______。

A +（1 – 2-32） B +（1 – 2-31） C 2-32 D 2-31 3． 算术 / 逻辑运算单元74181ALU可完成______。 A 16种算术运算功能 B 16种逻辑运算功能

C 16种算术运算功能和16种逻辑运算功能 D 4位乘法运算和除法运算功能 4． 存储单元是指______。

A 存放一个二进制信息位的存贮元 B 存放一个机器字的所有存贮元集合 C 存放一个字节的所有存贮元集合 D 存放两个字节的所有存贮元集合；

5． 相联存贮器是按______进行寻址的存贮器。

A 地址方式 B 堆栈方式 C 内容指定方式 D 地址方式与堆栈方式

6． 变址寻址方式中，操作数的有效地址等于______。 A 基值寄存器内容加上形式地址（位移量） B 堆栈指示器内容加上形式地址（位移量） C 变址寄存器内容加上形式地址（位移量） D 程序记数器内容加上形式地址（位移量） 7． 以下叙述中正确描述的句子是：______。

A 同一个CPU周期中，可以并行执行的微操作叫相容性微操作 B 同一个CPU周期中，不可以并行执行的微操作叫相容性微操作 C 同一个CPU周期中，可以并行执行的微操作叫相斥性微操作 D 同一个CPU周期中，不可以并行执行的微操作叫相斥性微操作 8． 计算机使用总线结构的主要优点是便于实现积木化，同时______。 A 减少了信息传输量

B 提高了信息传输的速度 C 减少了信息传输线的条数 D 加重了CPU的工作量

9． 带有处理器的设备一般称为______设备。

A 智能化 B 交互式 C 远程通信 D 过程控制

10.某中断系统中，每抽取一个输入数据就要中断CPU一次，中断处理程序接收取样的数

据，并将其保存到主存缓冲区内。该中断处理需要X秒。另一方面，缓冲区内每存储 N

个数据，主程序就将其取出进行处理，这种处理需要Y秒，因此该系统可以跟踪到每

秒______次中断请求。

A．N / （NX + Y） B. N / （X + Y）N C .min[1 / X ,1 / Y] D. max[1 / X ,1 / Y]

二． 填空题（每小题3分，共24分）

1．存储A.______并按B.______顺序执行，这是C.______型计算机的工作原理。 2．移码表示法主要用于表示A.______数的阶码E，以利于比较两个B.______的大小和

C.______操作。

3．闪速存储器能提供高性能、低功耗、高可靠性及A.______能力，为现有的B.______体

系结构带来巨大变化，因此作为C.______用于便携式电脑中。

4．寻址方式按操作数的A.______位置不同，多使用B.______和C.______型,前者比后者执 行速度快。 5．微程序设计技术是利用A.______方法设计B.______的一门技术。具有规整性、可维护

性、C .______等一系列优点。

6．衡量总线性能的重要指标是A.______，它定义为总线本身所能达到的最高B.______。PCI

总线的带宽可达C.______。

7．显示适配器作为CRT和CPU的接口，由A. ______存储器，B. ______控制器，C. ______ 三部分组成。

8．DMA技术的出现使得A. ______可通过B. ______直接访问C. ______。 三． 应用题

1. （11分）设机器字长32位，定点表示，尾数31位，数符1位，问： （1） 定点原码整数表示时，最大正数是多少？最大负数是多少？ （2） 定点原码小数表示时，最大正数是多少？最大负数是多少？

2. （11分）设存储器容量为32字，字长64位，模块数m = 4，分别用顺序方

式和交叉方式进行组织。存储周期T = 200ns,数据总线宽度为64位，总线周期τ = 50ns .问顺序存储器和交叉存储器的带宽各是多少？

3. （11分）指令格式如下所示，OP为操作码字段，试分析指令格式特点。

31 26 22 18 17 16 15 0 ———— 源寄存器 变址寄存器 偏移量 OP

4. （11分）已知某机采用微程序控制方式，其存储器容量为512×48（位），

微程序在整个控制存储器中实现转移，可控制微程序的条件共4个，微指令采用水平型格式，后继微指令地址采用断定方式，如图所示： 微命令字段 判别测试字段 下地址字段 ←操作控制→ ←—————— 顺序控制 ————————→

（1） 微指令中的三个字段分别应多少位？

（2） 画出对应这种微指令格式的微程序控制器逻辑框图。 5． （11分）画出PCI总线结构图，说明三种桥的功能。

6． （11分）某机用于生产过程中的温度数据采集，每个采集器含有8位数据

缓冲寄存器一个，比较器一个，能与给定范围比较，可发出“温度过低”或“温度过高”的信号，如图B1.1所示。主机采用外设单独编址，四个采集器公用一个设备码，共用一个接口，允许采用两种方式访问： （1） 定期巡回检测方式，主机可编程指定访问该设备中的某一采集器。 （2） 中断方式，当采集温度比给定范围过底或过高时能提出随机中断请求，

主机应能判别是哪一个采集器请求，是温度过低或过高。

请拟定该接口中有哪些主要部件（不要求画出完整的连线图），并概略说明在两

种方式下的工作原理。

习题一答案 一． 选择题

1. D 2. B 3. C 4. B 5. C 6. C 7. A、D 8. C 9. A 10. A 二． 填空题

1. A.程序 B.地址 C.冯·诺依曼 2. A.浮点 B.指数 C.对阶

3. A. 瞬时启动 B.存储器 C.固态盘 4. A.物理 B.RR C.RS

5. A.软件 B.操作控制 C.灵活性

6. A.总线带宽 B.传输速率 C.264MB / S 7. A.刷新 B.显示 C.ROM BIOS 8. A.外围设备 B.DMA控制器 C.内存 三． 应用题 1. 解：（1）定点原码整数表示： 最大正数： 111 111 111 111 111 111 111 111 111 1111 0

数值 = （231 – 1）10

最大负数： 0 111 111 111 111 111 111 111 111 111 1111 数值 = -（231 – 1）10 （2）定点原码小数表示： 最大正数值 = （1 – 2-31 ）10

最大负数值 = -（1 – 2-31 ）10

2. 解：信息总量： q = 64位 ×4 =256位

顺序存储器和交叉存储器读出4个字的时间分别是： t2 = m T = 4×200ns =8×10 –7 (s)

t1 = T + (m – 1)τ = 200 + 3×50 = 3.5 ×10 –7 (s) 顺序存储器带宽是：

W1 = q / t2 = 32 ×107 （位/ S） 交叉存储器带宽是：

W2 = q / t1 = 73 ×107 （位/ S） 3. 解：（1）操作码字段为6位，可指定 26 = 64种操作，即64条指令。

（2）单字长（32）二地址指令。

（3）一个操作数在原寄存器（共16个），另一个操作数在存储器中（由变址寄

存器内容 + 偏移量决定），所以是RS型指令。 （4）这种指令结构用于访问存储器。 4. 解：（1）假设判别测试字段中每一位为一个判别标志，那么由于有4个转移

条件， 故该字段为4位，（如采用字段译码只需3位），下地址字段为9位，因为控制容量为512单元，微命令字段是（ 48 – 4 - 9 ）= 35 位。 5. （2）对应上述微指令格式的微程序控制器逻辑框图B1.2如下：其中微地址

寄存器对应下地址字段，P字段即为判别测试字段，控制字段即为微命令子段，后两部分组成微指令寄存器。地址转移逻辑的输入是指令寄存器OP码，各状态条件以及判别测试字段所给的判别标志（某一位为1），其输出修改

微地址寄存器的适当位数，从而实现微程序的分支转移。

图B1.2 6. 解：PCI总线结构框图如图B1.3所示：

图.B1.3

PCI总线有三种桥，即HOST / PCI桥（简称HOST桥），PCI / PCI桥，PCI / LAGACY桥。在PCI总线体系结构中，桥起着重要作用： （1） 它连接两条总线，使总线间相互通信。

（2） 桥是一个总线转换部件，可以把一条总线的地址空间映射到另一条总线

的地址空间上，从而使系统中任意一个总线主设备都能看到同样的一份地址表。

（3） 利用桥可以实现总线间的卒发式传送。 7. 解：数据采集接口方案设计如图B1.4所示。

现结合两种工作方式说明上述部件的工作。 （1） 定期检寻方式

主机定期以输出指令DOA、设备码；（或传送指令）送出控制字到A寄存器，其中用四位分别指定选中的缓冲寄存器（四个B寄存器分别与四个采集器相应）。然后，主机以输入指令DIA、设备码；（或传送指令）取走数据。 （2） 中断方式

比较结果形成状态字A' ，共8位，每二位表示一个采集器状态：00 正常 ，01 过低 ，10 过高。有任一处不正常（A' 中有一位以上为“1”）都将通过中断请求逻辑（内含请求触发器、屏蔽触发器）发出中断请求。中断响应后，服务程序以DIA、设备码；或传送指令）取走状态字。可判明有几处采集数据越

限、是过高或过低，从而转入相应处理。

图B1.4

习题二 一． 选择题（每小题1分，共10分）

1 六七十年代，在美国的______州，出现了一个地名叫硅谷。该地主要工

业是______它也是______的发源地。 A 马萨诸塞 ，硅矿产地，通用计算机 B 加利福尼亚，微电子工业，通用计算机

C加利福尼亚，硅生产基地，小型计算机和微处理机 D加利福尼亚，微电子工业，微处理机

2 若浮点数用补码表示，则判断运算结果是否为规格化数的方法是

______。

A 阶符与数符相同为规格化数 B 阶符与数符相异为规格化数

C 数符与尾数小数点后第一位数字相异为规格化数 D数符与尾数小数点后第一位数字相同为规格化数

3 定点16位字长的字，采用2的补码形式表示时,一个字所能表示的整数

范围是______。

A -215 ~ +（215 -1） B -（215 –1）~ +（215 –1） C -（215 + 1）~ +215 D -215 ~ +215

4 某SRAM芯片，存储容量为64K×16位，该芯片的地址线和数据线数

目为______。

A 64，16 B 16，64 C 64，8 D 16，6 。

5 交叉存贮器实质上是一种______存贮器，它能_____执行______独立的

读写操作。

A 模块式，并行，多个 B 模块式串行，多个 C 整体式，并行，一个 D 整体式，串行，多个 6 用某个寄存器中操作数的寻址方式称为______寻址。

A 直接 B 间接 C 寄存器直接 D 寄存器间接

7 流水CPU 是由一系列叫做“段”的处理线路所组成，和具有m个并行

部件的CPU相比，一个 m段流水CPU______。

A 具备同等水平的吞吐能力 B不具备同等水平的吞吐能力 C 吞吐能力大于前者的吞吐能力 D吞吐能力小于前者的吞吐能力 8 描述PCI总线中基本概念不正确的句子是______。

A HOST 总线不仅连接主存，还可以连接多个CPU B PCI 总线体系中有三种桥，它们都是PCI 设备

C 从桥连接实现的PCI总线结构不允许许多条总线并行工作 D 桥的作用可使所有的存取都按CPU 的需要出现在总线上 9 计算机的外围设备是指______。

A 输入/输出设备 B 外存储器

C 远程通信设备 D 除了CPU 和内存以外的其它设备

10 中断向量地址是：______。

A 子程序入口地址 B 中断服务例行程序入口地址 C中断服务例行程序入口地址的指示器 D 中断返回地址

二. 填空题 （每题3分，共24分）

1 为了运算器的A. _____，采用了B. _____进位，C. _____乘除法流水线等并行措施。

2 相联存储器不按地址而是按A. ______访问的存储器，在cache中用来存放B. ______，在虚拟存储器中用来存放C. ______。

3 一个较完善的指令系统应包含A. ______类指令，B. ______类指令，C. ______类指令，程序控制类指令，I/O类指令，字符串类指令，系统控制类指令。

4 硬布线器的设计方法是：先画出A. ______流程图，再利用B. ______写出综合逻辑表达式，然后用C. ______等器件实现。

5 当代流行的标准总线内部结构包含A. ______总线，B. ______总线，C. ______总线，

公用总线。

6 磁表面存储器主要技术指标有A.______，B. ______，C. ______，数据传输率。

7 DMA 控制器按其A. ______结构，分为B. ______型和C. ______型两种。

8 {（26）16∪（63）16}○+（135）8 的值为A. ______。 三 .应用题

1. （11分）求证： [ X · Y ]补=[X]补 ? （-Y0 +? Yi ? 2-i ）

i?1n2. （11分）某计算机字长16位，主存容量为64K字，采用单字长单地址指令，共有64条指令，试采用四种寻址方式（立即、直接、基值、相对）设计指令格式。

3. （11分）如图B2.1表示使用快表（页表）的虚实地址转换条件，快表存放

在相联存贮器中，其中容量为8个存贮单元。问：

（1） 当CPU 按虚拟地址1去访问主存时，主存的实地址码是多

少？

（2） 当CPU 按虚拟地址2去访问主存时，主存的实地址码是多

少？

（3） 当CPU 按虚拟地址3去访问主存时，主存的实地址码是多

少？

图B2.1

4. （11分）假设某计算机的运算器框图如图B2.2所示，其中ALU为16位的

加法器（高电平工作），SA 、SB为16位锁存器，4个通用寄存器由D触发器组成，O端输出，

图B2.2

其读写控制如下表所示： 读控制 RA1 选择 R0 RA0 1 0 0 R0 1 0 1 R1 1 1 0 R2 1 1 1 R3 不读出 0 x x 写控制

选择 WA1 W WA0 1 0 0 R0 1 0 1 R1 1 1 0 R2 1 1 1 R3 不写 0 x x 入 要求：（1）设计微指令格式。

（2）画出ADD，SUB两条微指令程序流程图。 5. （11分）画出单机系统中采用的三种总线结构。

6. （11分）试推导磁盘存贮器读写一块信息所需总时间的公式。 习题二答案 一. 选择题

1. D 2. C 3. A 4. D 5. A 6. C 7. A 8. C 9. D 10. C 二. 填空题

1. A.高速性 B.先行 C.阵列。

2. A.内容 B.行地址表 C.页表和快表。 3. A.数据传送 B.算术运算 C.逻辑运算。

4. A.指令周期 B.布尔代数 C.门电路和触发器。 5. A.数据传送 B.仲裁 C.中断和同步。

6. A.存储密度 B.存储容量 C.平均存取时间。 7. A.组成结构 B.选择 C.多路。 8. A.（58）10 三．应用题

1. 证明：设[x]补=x0x1x2?xn , [y]补=y0y1?yn

（1） 被乘数x 符号任意，乘数y符号为正。 根据补码定义，可得

[x]补 = 2+x=2n+1 + x （mod 2） [y]补 = y 所以

[x]补·[y]补 = 2n+1·y + x·y=2（y1y2?yn）+x·y 其中（y1y2?yn）是大于0的正整数，根据模运算性质有 2（y1y2?yn）= 2 （mod 2） 所以

[x]补·[y]补=2+x·y=[ x·y]补 （mod 2）

即 [ x·y]补=[x]补·[y]补=[x]补·y ○1 （2） 被乘数x 符号任意，乘数y符号为负。 [x]补=x0.x1x2?xn

[y]补=1.y1y2?yn=2+y （mod 2） 由此

y=[y]补－2=0.y1y2?yn －1 所以

x·y=x（y1y2?yn）－x

[ x·y]补=[ x（y1y2?yn）]补＋[-x]补 又 （y1y2?yn）>0，根据式 ○1 有

[ x（y1y2?yn）]补 = [x]补（0.y1y2?yn） 所以

[ x·y]补= [x]补（0.y1y2?yn）＋[-x]补 ○2 （3） 被乘数x和乘数y符号都任意。

将式○1和式○2两种情况综合起来，即得补码乘法的统一算式，即

[ x·y]补= [x]补（0.y1y2?yn）－[x]补·y0 = [x]补（-y0＋0.y1y2?yn） =[x]补 ? （-y0 +

?i?1nyi ? 2-i ） 证毕

2. 解：64条指令需占用操作码字段（OP）6位，这样指令余下长度为10位。

为了覆盖主存64K字的地址空间，设寻址模式（X）2位，形式地址（D）8位，其指令格式如下：

15 10 9 8 7 0

OP X D 寻址模式定义如下： X= 0 0 直接寻址 有效地址 E=D（256单元） X= 0 1 间接寻址 有效地址 E= (D）（64K）

X= 1 0 变址寻址 有效地址 E= (R)＋D （64K） X= 1 1 相对寻址 有效地址 E=（PC）＋D （64K） 其中R为变址寄存器（16位），PC为程序计数器（16位），在变址和相对寻址时，位移量D可正可负。 3. 解：（1） 用虚拟地址为1的页号15作为快表检索项，查得页号为15的页

在主存中的起始地址为80000，故将80000与虚拟地址中的页内地址码0324相加，求得主存实地址码为80324。

（2） 主存实地址码 = 96000 + 0128 = 96128

（3） 虚拟地址3的页号为48，当用48作检索项在快表中检索时，没有

检索到页号为48的页面，此时操作系统暂停用户作业程序的执行，

转去执行查页表程序。如该页面在主存中，则将该页号及该页在主存中的起始地址写入主存；如该页面不存在，则操作系统要将该页面从外存调入主存，然后将页号及其在主存中的起始地址写入快表。

4．解：

各字段意义如下：F1—读RO—R3的选择控制。 F2—写RO—R3的选择控制。 F3—打入SA的控制信号。 F4—打入SB的控制信号。

F5—打开非反向三态门的控制信号LDALU。

F6—打开反向三态门的控制信号LDALU ，并使加法器最低位加1。

F7－锁存器SB清零RESET信号。

F8－ 一段微程序结束，转入取机器指令的控制信号。 R— 寄存器读命令 W—寄存器写命令

（2）ADD、SUB两条指令的微程序流程图见图B2.3所示。

图B2.3

5．三种系统总线结构如图B2.4：

图B2.4

6．解：设读写一块信息所需总时间为Tb，平均找到时间为Ts，平均等待时间为TL，读写一块信息的传输时间为Tm，则：Tb=Ts＋TL＋Tm。假设磁盘以每秒r转速率旋转，每条磁道容量为N个字，则数据传输率=rN个字/秒。又假设每块的字数为n，因而一旦读写头定位在该块始端，就能在Tm≈（n / rN）秒的时间中传输完毕。TL是磁盘旋转半周的时间，TL=（1/2r）秒，由此可得： Tb=Ts＋1/2r＋n/rN 秒

习题三 一． 选择题（每小题1分，共10分）

1． 冯·诺依曼机工作的基本方式的特点是______。 A 多指令流单数据流

B 按地址访问并顺序执行指令 C 堆栈操作

D 存贮器按内容选择地址

2． 在机器数______中，零的表示形式是唯一的。 A 原码 B 补码 C 移码 D 反码

3． 在定点二进制运算器中，减法运算一般通过______来实现。 A 原码运算的二进制减法器 B 补码运算的二进制减法器 C 原码运算的十进制加法器 D 补码运算的二进制加法器

4. 某计算机字长32位，其存储容量为4MB，若按半字编址，它的寻址范围是______。

A 0—4MB B 0—2MB C 0—2M D 0—1M 5． 主存贮器和CPU之间增加cache的目的是______。 A 解决CPU和主存之间的速度匹配问题 B 扩大主存贮器容量

C 扩大CPU中通用寄存器的数量

D 既扩大主存贮器容量，又扩大CPU中通用寄存器的数量

6． 单地址指令中为了完成两个数的算术运算，除地址码指明的一个操作数外，另一个常需采用______。

A 堆栈寻址方式 B 立即寻址方式 C 隐含寻址方式 D 间接寻址方式

7． 同步控制是______。

A 只适用于CPU控制的方式 B 只适用于外围设备控制的方式 C 由统一时序信号控制的方式 D 所有指令执行时间都相同的方式

8．描述 PCI 总线中基本概念不正确的句子是______。 A. PCI 总线是一个与处理器无关的高速外围设备 B. PCI总线的基本传输机制是猝发或传送 C. PCI 设备一定是主设备

D. 系统中只允许有一条PCI总线

9． CRT的分辨率为1024×1024像素，像素的颜色数为256，则刷新存储器的容量为______。

A 512KB B 1MB C 256KB D 2MB

10．为了便于实现多级中断，保存现场信息最有效的办法是采用______。 A 通用寄存器 B 堆栈 C 存储器 D 外存 二． 填空题（每小题3分，共24分） 1． 在计算机术语中，将运算器和控制器合在一起称为A. ______，而将B. ______和存储器

合在一起称为C. ______。

2． 数的真值变成机器码可采用A. ______表示法，B. ______表示法，C.______表示法，移 码表示法。

3． 广泛使用的A. ______和B. ______都是半导体随机读写存储器。前者的速度比后者快，

但C. ______不如后者高。

4． 形式指令地址的方式，称为A.______方式，有B. ______寻址和C. ______寻址。

5. CPU从A. ______取出一条指令并执行这条指令的时间和称为B. ______。由于各种指

令的操作功能不同，各种指令的指令周期是C. ______。 6. 微型机算计机的标准总线从16位的A. ______总线，发展到32位的B. ______总线和C.

______总线，又进一步发展到64位的PCI总线。

7．VESA标准是一个可扩展的标准，它除兼容传统的A. ______等显示方式外，还支持B.

______像素光栅，每像素点C. ______颜色深度。

8．中断处理过程可以A. ______进行。B. ______的设备可以中断C. _____的中断服务程序。 三.应用题

1. （11分）已知 x = - 0.01111 ，y = +0.11001，

求 [ x ]补 ，[ -x ]补 ，[ y ]补 ，[ -y ]补 ，x + y = ？ ，x – y = ？ 2. （11分）假设机器字长16位，主存容量为128K字节，指令字长度为16位

或32位，共有128条指令，设计计算机指令格式，要求有直接、立即数、相对、基值、间接、变址六种寻址方式。

3. （11分）某机字长32位，常规设计的存储空间≤32M ，若将存储空间扩至

256M，请提出一种可能方案。

4. (11分)图B3.1所示的处理机逻辑框图中，有两条独立的总线和两个独立的

存贮器。已知指令存贮器IM最大容量为16384字（字长18位），数据存贮器DM最大容量是65536字（字长16位）。各寄存器均有“打入”（Rin）和“送出”（Rout）控制命令，但图中未标出。

图B3.1

设处理机格式为：

17 10 9 0

OP X 加法指令可写为“ADD X（R1）”。其功能是（AC0） + （（Ri） + X）

→AC1，其中（（Ri）+ X）部分通过寻址方式指向数据存贮器，现取Ri为

R1。试画出ADD指令从取指令开始到执行结束的操作序列图，写明基本操作步骤和相应的微操作控制信号。 5．（11分）总线的一次信息传送过程大致分哪几个阶段？若采用同步定时协议，请画出

读数据的时序图来说明。 6．（11分）图B3.2是从实时角度观察到的中断嵌套。试问，这个中断系统可以实行几重

中断？并分析图B3.2的中断过程。

图B3.2

习题三答案

一． 选择题

1 B 2 B 3 D 4 C 5 A 6 C 7 C 8 C 9 B 10 B 二． 填空题

1. A.CPU B.CPU C.主机 2. A.原码 B.补码 C.反码

3. A.SRAM B.DRAM C.集程度 4. A.指令寻址 B.顺序 C.跳跃

5. A.存储器 B.指令周期 C.不相同的 6. A.ISA B.EISA C.VISA

7. A.VGA B.1280×1024 C.24位 8.A.嵌套 B.优先级高 C.优先级地 三．应用题

1. 解：[ x ]原 = 1.01111 [ x ]补 = 1.10001 所以 ：[ -x ]补 = 0.01111 [ y ]原 = 0.11001 [ y ]补 = 0.11001 所以 ：[ -y ]补 = 1.00111 [ x ]补 11.10001 [ x ]补 11.10001 + [ y ]补 00.11001 + [ -y ]补 11.00111 [ x + y ]补 00.01010 [ x - y ]补 10.11000

所以： x + y = +0.01010 因为符号位相异，结果发生溢出

2. 解：由已知条件，机器字长16位，主存容量128KB / 2 = 64KB字，因此

MAR = 18位，共128条指令，故OP字段占7位。采用单字长和双字长两种指令格式，其中单字长指令用于算术逻辑和I / O类指令，双字长用于访问主存的指令。

15 9 5 4 3 2 0 OP R1 R2

15 9 8 6 5 3 2 0

OP X R2

D

寻址方式由寻址模式X定义如下： X = 000 直接寻址 E = D（64K） X = 001 立即数 D = 操作数

X = 010 相对寻址 E = PC + D PC = 16位 X = 011 基值寻址 E = Rb + D ，Rb =16 位 X = 100 间接寻址 E = （D）

X = 101 变址寻址 E = RX + D ，RX = 10位

3. 解：可采用多体交叉存取方案，即将主存分成8个相互独立、容量相同的模

块M0，M1，M2，?M7，每个模块32M×32位。它各自具备一套地址寄存器、数据缓冲寄存器，各自以同等的方式与CPU传递信息，其组成结构如图B3.3：

图B3.3

CPU访问8个存贮模块，可采用两种方式：一种是在一个存取周期内，同时访问8个存贮模块，由存贮器控制它们分时使用总线进行信息传递。另一种方式是：在存取周期内分时访问每个体，即经过1 / 8存取周期就访问一个模块。这样，对每个模块而言，从CPU给出访存操作命令直到读出信息，仍然是一个存取周期时间。而对CPU来说，它可以在一个存取周期内连续访问8个存贮体，各体的读写过程将重叠进行。

4. 解：加法指令“ADD X（Ri）”是一条隐含指令，其中一个操作数来自AC0，

另一个操作数在数据存贮器中，地址由通用寄存器的内容（Ri）加上指令格式中的X量值决定，可认为这是一种变址寻址。因此，指令周期的操作流程

图如图B3.4：相应的微操作控制信号列在框图外。

图B3.4

5. 解：分五个阶段：请求总线，总线仲裁，寻址（目的地址），信息传送，状

态返回（错误报告）。如图B3.5

图B3.5

6. 解：该中断系统可以实行5重中断，中断优先级的顺序是，优先权1最高，

主程序

运行于最低优先权（优先权为6）。图B3.2中出现了4重中断。图B3.2中中断过程如下：主程序运行到T1时刻，响应优先权4的中断源的中断请求并进行中断服务；到T3时刻，优先权4的中断服务还未结束，但又出现了优先权3的中断源的中断请求；暂停优先权4的中断服务，而响应优先权3的中断。到T4时刻，又被优先权2的中断源所中断，直到T6时刻，返回优先权3的服务程序，到T7时刻，又被优先权1的中断源所中断，到T8时刻，优先权1的中断服务完毕，返回优先权3的服务程序，直到T10优先权3的中断服务结束，返回优先权4的服务程序，优先权4的服务程序到T11结束，最后返回主程序。图B3.2中，优先权3的服务程序被中断2次，而优先权5的中断又产生。

习题四 一． 选择题（每小题1分，共 10分）

1. 现代计算机内部一般采用二进制形式，我国历史上的______即反映了

二值逻辑的思想，它最早记载在______上，距今以有约______千年。 A. 八卦图、论衡、二 B. 算筹、周脾算经、二 C. 算筹、九章算术、一 D.八卦图、周易、三

2. 定点字长的字，采用2的补码表示时，一个字所能表示的整数范围是______。

A .–128 ~ +127 B. –127 ~ +127 C. –129 ~ +128 D.-128 ~ +128 3.下面浮点运算器的描述中正确的句子是：______。 A. 浮点运算器可用阶码部件和尾数部件实现 B. 阶码部件可实现加、减、乘、除四种运算 C. 阶码部件只进行阶码相加、相减和比较操作 D. 尾数部件只进行乘法和减法运算

4. 某计算机字长6位，它的存贮容量是64K，若按字编址，那么它的寻址范围是______

A. 0 ~ 64K B. 0 ~32K C. 0~64KB D. 0 ~32k 5. 双端口存储器在______情况下会发生读/写冲突。 A. 左端口与右端口的地址码不同 B. 左端口与右端口的地址码相同 C. 左端口与右端口的数据码不同 D. 左端口与右端口的数据码相同

6. 寄存器间接寻址方式中，操作数处在______。

A. 通用寄存器 B. 主存单元 C. 程序计数器 D. 堆栈 7. 微程序控制器中，机器指令与微指令的关系是______。 A. 每一条机器指令由一条微指令来执行

B. 每一条机器指令由一段微指令编写的微程序来解释执行 C. 每一条机器指令组成的程序可由一条微指令来执行 D. 一条微指令由若干条机器指令组成

8. 描述 PCI 总线中基本概念不正确的句子是______。 A. PCI 总线是一个与处理器无关的高速外围设备 B. PCI总线的基本传输机制是猝发或传送 C. PCI 设备一定是主设备

D. 系统中只允许有一条PCI总线

9. 一张3.5寸软盘的存储容量为______MB，每个扇区存储的固定数据是______。

A. 1.44MB ，512B B. 1MB，1024B C .2MB， 256B D .1.44MB，512KB

10. 发生中断请求的条件是______。

A. 一条指令执行结束 B. 一次 I/O 操作结束 C. 机器内部发生故障 D. 一次DMA 操作结束 二 填空题（每小题3分，共24分）

1. 2000年超级计算机浮点最高运算速度达到每秒A.______次。我国的B.

______号计算机的运算速度达到C. ______次，使我国成为美国、日本后第三个拥有高速计算机的国家。

2. 一个定点数由A. ______和B. ______两部分组成。根据小数点位置不

同，定点数有

C. ______和纯整数之分。

3. 对存储器的要求是A. ______，B. ______，C. ______。为了解决这三方面的矛盾

计算机采用多级存储体系结构。

4. 指令系统是表征一台计算机性能的重要因素，它的A. ______和B. ______不仅影

响到机器的硬件结构，而且也影响到C. ______。

5. 当今的CPU 芯片除了包括定点运算器和控制器外，还包括A. ______，B. ______

运算器和C. ______管理等部件。

6. 总线是构成计算机系统的A. ______，是多个B. ______部件之间进行数据传送的

C. ______通道

7. 每一种外设都是在它自己的A。______控制下进行工作，而A则通过B. ______和C. ______相连并受C 控制。

8. 在计算机系统中，CPU对外围设备的管理处程序查询方式、程序中断方式外，还

有A. ______方式，B. ______方式，和C. ______方式。 三. 应用题

1．（11分）设[x]补 =x0.x1x2?xn 。 求证：x = -x0 +?xi2-i

i?1n2．（11分）指令格式如下所示，其中OP 为操作码，试分析指令格式特点。

18 12 10 9

5 4 0 OP ——— 源寄存器 目标寄存器 3．（11分）以知cache 命中率 H=0.98，主存比cache 慢四倍，以知主存存取周期为200ns，求cache/主存的效率和平均访问时间。

4．（11分）某计算机有8条微指令I1—I8，每条微指令所包含的微命令控制信

号见下表

，a—j 分别对应10种不同性质的微命令信号。假设一条微指令的

控制字段仅限8位，请安排微指令的控制字段格式。

5．（11分） （1）某总线在一个总线周期中并行传送4个字节的数据，假设

一个总线周期等于一个总线时钟周期，总线时钟频率为33MHZ ，求总线带宽是多少？（2）如果一个总线中并行传送64位数据，总线频率升为66MHZ，求总线带宽是多少？

6．（11分） 磁盘、磁带、打印机三个设备同时工作。磁盘以20μs的间隔发DMA请求，磁带以30μs的间隔发DMA请求，打印机以120μs的间隔发DMA请求，假设DMA控制器每完成一次DMA传输所需时间为2μs，画出多路DMA控制器工作时空图。

习题四答案 一. 选择题

1. D 2. A 3. A，C 4. B 5. B 6. B 7. B 8. C 9. A 10.C 二. 填空题

1． A .10000亿次 B. 神威 C. 3840亿 2． A.符号位 B. 数值域 C. 纯小数 3． A.容量大 B. 速度快 C. 成本低 4． A.格式 B. 功能 C. 系统软件 5． A. Cache B. 浮点 C. 存储

6． A.互联机构 B. 系统功能 C. 公共 7． A.设备控制器 B. 适配器 C. 主机 8． A. DMA B. 通道 C. 外围处理机 三．应用题 1．证明：

当 x ≥ 0 时，x0 = 0 ，

[x]补 = 0.x1x2…xn =

?i?1n xi 2i =x

-

当 x < 0 时，x0= 1 ，

[x]补 = 1.x1x2…xn = 2+x 所以

x= 1.x1x2…xn - 2 = -1 + 0.x1x2…xn = -1 +

?i?1n xi 2-i

n 综合上述两种情况，可得出：x = -x0 +?xi2-i （补码与真值的关系）

i?12．解：

（1） 单字长二地址指令。

（2） 操作码字段OP可以指定27=128条指令。

（3） 源寄存器和目标寄存器都是通用寄存器（可分别指定32个），所以是

RR型指令，两个操作数均存在寄存器中。

（4） 这种指令结构常用于算术逻辑类指令。 3．解： R=Tm/Tc=4；Tc=Tm/4=50ns

E=1/[R+（1-R）H]=1/[4+（1-4）×0.98]=0.94 Ta=Tc/E=Tc×[4-3×0.98]= 50×1.06=53ns。

4．解：为了压缩指令字的长度，必须设法把一个微指令周期中的互斥性微命令信号组合在一个小组中，进行分组译码。

经分析，（e ,f ,h）和（b, i, j）可分别组成两个小组或两个字段，然后进行译码，可得六个微命令信号，剩下的a, c, d, g 四个微命令信号可进行直接控制，其整个控制字段组成如下：

01 e 01 b 直接控制 10 f 10 i a c d g 11 h 11 j × × × × × × × 4位 2位 2位

5．解：(1)设总线带宽用Dr表示，总线时钟周期用T = 1/f表示，一个总线周期传送的数据量用D表示，根据定义可得：

Dr ＝ T / D = D ×1/ｆ ＝ 4B×33×106/s (2) 64位＝８Ｂ，Dr＝Ｄ×ｆ＝８Ｂ×66×106/s＝528MB/s 6．解：答案如图B4.1

图B4.1

习题五

一． 选择题（每题1分，共10分）

1．对计算机的产生有重要影响的是：______。 A 牛顿、维纳、图灵 B 莱布尼兹、布尔、图灵 C 巴贝奇、维纳、麦克斯韦 D 莱布尼兹、布尔、克雷

2．假定下列字符码中有奇偶校验位，但没有数据错误，采用偶校校验的字符码是______。

A 11001011 B 11010110 C 11000001 D 11001001

3．按其数据流的传递过程和控制节拍来看，阵列乘法器可认为是______。 A 全串行运算的乘法器 B 全并行运算的乘法器 C 串—并行运算的乘法器 D 并—串型运算的乘法器

4．某计算机字长32位，其存储容量为16MB，若按双字编址，它的寻址范围是______。

A 0—16MB B 0—8M C 0—8MB D 0—16MB 5．双端口存储器在______情况下会发生读 / 写冲突。 A 左端口与右端口的地址码不同 B 左端口与右端口的地址码相同 C 左端口与右端口的数据码相同 D 左端口与右端口的数据码不同 6．程序控制类指令的功能是______。 A 进行算术运算和逻辑运算

B 进行主存与CPU之间的数据传送

C 进行CPU和I / O设备之间的数据传送 D 改变程序执行顺序

7．由于CPU内部的操作速度较快，而CPU访问一次主存所花的时间较长，因此机器周期

通常用______来规定。

A 主存中读取一个指令字的最短时间 B 主存中读取一个数据字的最长时间 C 主存中写入一个数据字的平均时间 D 主存中读取一个数据字的平均时间 8．系统总线中控制线的功能是______。

A 提供主存、I / O接口设备的控制信号响应信号 B 提供数据信息 C 提供时序信号

D 提供主存、I / O接口设备的响应信号 9．具有自同步能力的记录方式是______。

A NRZ0 B NRZ1 C PM D MFM

23

10．IEEE1394的高速特性适合于新型高速硬盘和多媒体数据传送，它的数据传输率可以是 ______。

A 100兆位 / 秒 B 200兆位 / 秒 C 400兆位 / 秒 D 300兆位 / 秒

二． 填空题（每题3分，共24分）

1． Cache是一种A. ______存储器，是为了解决CPU和主存之间B. ______不匹配而采用

的一项重要硬件技术。现发展为多级cache体系，C. ______分设体系。 2． RISC指令系统的最大特点是：A. ______；B. ______;C. ______种类少。只有取数 / 存

数指令访问存储器。

3． 并行处理技术已成为计算计技术发展的主流。它可贯穿于信息加工的各个步骤和阶段。

概括起来，主要有三种形式A. ______并行；B. ______并行；C. ______并行。 4. 为了解决多个A. ______同时竞争总线，B. ______必须具有C. ______部件。 5. 软磁盘和硬磁盘的A. ______原理与B. ______方式基本相同，但在C. ______和性能上

存在较大差别。

6．选择型DMA控制器在A. ______可以连接多个设备，而在B. ______只能允许连接一个

设备，适合于连接C. ______设备。

7．主存与cache的地址映射有A. ______、B. ______、C. ______三种方式。其中组相连

方式适度地兼顾了前二者的优点，又尽量避免其缺点，从灵活性、命中率、硬件投资来

说较为理想。 8．流水CPU是以A. ______为原理构造的处理器，是一种非常B. ______的并行技术。目

前的C. ______微处理器几乎无一例外的使用了流水技术。 三． 应用题

1. （11分）CPU执行一段程序时，cache完成存取的次数为3800次，主存完

成存取的次数为200次，已知cache存取周期为50ns,主存为250ns,求cache / 主存系统的效率和平均访问时间。

2. （11分）某加法器进位链小组信号为C4C3C2C1 ，低位来的信号为C0 ，请

分别按下述两种方式写出C4C3C2C1的逻辑表达式。 （1） 串行进位方式 （2） 并行进位方式 3. （11分）图B5.1所示为存贮器的地址空间分布图和存贮器的地址译码电路，

后者可在A组跨接端和B组跨接端之间分别进行接线。74LS139是 2 ：4译码器，使能端G接地表示译码器处于正常译码状态。

24

要求：完成A组跨接端与B组跨接端内部的正确连接，以便使地址译码电路按图的要求正确寻址。

图B5.1

4. （11分）运算器结构如图B5.2所示，R1 ，R2，R3 是三个寄存器，A和B

是两个三选一的多路开关，通路的选择由AS0 ,AS1 和BS0 ，BS1端控制，例如BS0BS1 = 11时，选择R3 ，BS0BS1 = 01时，选择R1??，ALU是算术 / 逻辑单元。S1S2为它的两个操作控制端。其功能如下： 图B5.2

S1S2 = 00时，ALU输出 = A S1S2 = 01时，ALU输出 = A + B S1S2 = 10时，ALU输出 = A – B S1S2 = 11时，ALU输出 = A⊕B 请设计控制运算器通路的微指令格式。 5. （11分）集中式仲裁有几种方式？画出独立请求方式的逻辑图，说明其工作

原理。 6. （11分）单级中断中，采用串行排队链法来实现具有公共请求线的中断优先

级识别，请画出中断向量为001010，001011，001000三个设备的判优识别逻辑图。

25

习题五答案 一． 选择题

1． B 2. D 3. B 4. B 5. B 6． D 7. A 8. A 9.C 、D 10. A 、B 、C 二． 填空题。

1.A.高速缓冲 B.速度 C.指令cache与数据cache 2. A.指令条数 B.指令长度 C.指令格式和寻址方式

3.A.时间 B.空间 C.时间 + 空间并行 4.A.主设备 B.控制权 C.总线仲裁 5.A.存储 B.记录 C.结构 6.A.物理 B.逻辑 C.高速

7.A.全相连 B.直接相连 C.组相连

8.A.时间并行性 B.经济而实用 C.高性能。 三． 应用题

1. 解 ：命中率 H = Ne / （NC + Nm） = 3800 / (3800 + 200) = 0.95

主存慢于cache的倍率 ：r = tm / tc = 250ns / 50ns = 5

访问效率 ：e = 1 / [r + (1 – r)H] = 1 / [5 + (1 – 5)×0.95] = 83.3% 平均访问时间 ：ta = tc / e = 50ns / 0.833 = 60ns

2. 解 ：（1）串行进位方式：

C1 = G1 + P1 C0 其中： G1 = A1 B1 ，P1 = A1⊕B1

C2 = G2 + P2 C1 G2 = A2 B2 ，P2 = A2⊕B2 C3 = G3 + P3 C2 G3 = A3 B3 , P3 = A3⊕B3 C4 = G4 + P4 C3 G4 = A4 B4 , P4 = A4⊕B4

(2) 并行进位方式： C1 = G1 + P1 C0

C2 = G2 + P2 G1 + P2 P1 C0

C3 = G3 + P3 G2 + P3 P2 G1 + P3 P2 P1 C0

C4 = G4 + P4 G3 + P4 P3 G2 + P4P3 P2 G1 + P4 P3 P2 P1 C0 其中 G1—G4 ，P1—P4 表达式与串行进位方式相同。

3. 解：根据图B5.3中已知，ROM1的空间地址为0000H——3FFFH，ROM2

的地址空 间地址为4000H——7FFFH，RAM1的地址空间为C000H——DFFFH，RAM2的地址空间为E000H——FFFFH。

26

图B5.3

对应上述空间，地址码最高4位A15——A12状态如下：

0000——0011 ROM1 0100——0111 ROM2 1100——1101 RAM1 1110——1111 RAM2

2 ：4译码器对A15A12两位进行译码，产生四路输出，其中 ：y0 = 00 对应ROM1 ， y1 = 01对应ROM2 ，y3 = 11 对应 RAM1和RAM2。然后用A13区分是RAM1（A13 = 0） 还是RAM2（A13 = 1），此处采用部分译码。

由此，两组端子的连接方法如下：

1——6， 2——5， 3——7， 8——12， 11——14， 9———3

4. 解： 采用水平微指令格式，且直接控制方式，顺序控制字段假设4位，其

中一位判别测试位：

2位 2位 2位 3位 1位 3位 AS0 AS1 S1 S2 BS0 BS1 LDR1，LDR2 ，LDR3 P μAR1，μAR2，μAR3

←——————————直接控制———————————→ ←——顺序控制

当P = 0时，直接用μAR1——μAR3形成下一个微地址。

当P = 1时，对μAR3进行修改后形成下一个微地址。

5. 解 ：有三种方式：链式查询方式、计数器定时查询方式、独立请求方式。 独立请求方式结构图如图B5.4：

图B5.4 6. 解：逻辑图如图B5.5：

27

图B5.5

28

习题六

一． 选择题（每小题1分，共10分） 1． 完整的计算机应包括______。 A 运算器、存储器、控制器 ； B 外部设备和主机 ； C 主机和实用程序 ；

D 配套的硬件设备和软件系统 ；

2． 用64位字长（其中1位符号位）表示定点小数时，所能表示的数值范围是______。

A [ 0，264 – 1 ] B [ 0，263 – 1 ] C [ 0，262 – 1 ] D [ 0，263 ] 3． 四片74181ALU和1片74812CLA器件相配合，具有如下进位传递功能______。

A 行波进位 ；

B 组内先行进位，组间先行进位 ； C 组内先行进位，组间行波进位 ； D 组内行波进位，组间先行进位 ；

4． 某机字长32位，存储容量为 1MB，若按字编址，它的寻址范围是______。 A 0—1M B 0—512KB C 0—256K D 0—256KB

5． 某一RAM芯片，其容量为512×8位，除电源和接地端外，该芯片引出线的最小数目应是______。

A 23 B 25 C 50 D 19

6．堆栈寻址方式中，设A为通用寄存器，SP为堆栈指示器，MSP为SP指示器的栈顶单元，如果操作的动作是：（A）→MSP ，（SP）- 1 →SP ，那么出栈的动作应是______。

A （MSP）→A， （SP） + 1→SP ； B （SP） + 1→SP ，（MSP）→A ； C （SP） - 1→SP ，（MSP）→A ； D （MSP）→A ，（SP） - 1→SP ； 7．指令周期是指______。

A CPU从主存取出一条指令的时间 ； B CPU执行一条指令的时间 ；

C CPU从主存取出一条指令加上CPU执行这条指令的时间 ； D 时钟周期时间 ；

8．在______的微型计算机系统中，外设可和主存贮器单元统一编址 ，因此可以不使用I / O指令。

A 单总线 B 双总线 C 三总线 D 多总线

9．在微型机系统中，外围设备通过______与主板的系统总线相连接。 A 适配器 B 设备控制器 C 计数器 D 寄存器

10．CD—ROM光盘的标准播放时间为60分钟。在计算模式1情况下，光盘的存储容量为

______。

29

A 601MB B 527MB C 630MB D 530MB 二． 填空题（每小题3分，共24分）

1．计算机的硬件包括A.______，B.______，C.______适配器，输入输出部分。 2．按IEEE764标准，一个浮点数由A.______，阶码E ，尾数m 三部分组成。其中阶码E

的值等于指数的B.______加上一个固定C.______。

3．存储器的技术指标有A.______，B.______，C.______，存储器带宽。

4．指令操作码字段表征指令的A.______，而地址码字段指示B.______。微小型机多采用

C.______混合方式的指令格式。

5. CPU中至少有如下六类寄存器，除了A.______寄存器，B.______计数器，C.______寄存器外，还应有通用寄存器，状态条件寄存器，数据缓冲寄存器。 6．总线有A.______特性，B.______特性，电气特性，C.______特性。 7．不同的CRT显示标准所支持的最大A.______和B.______数目是C.______的。 8．中断处理需要有中断A.______，中断B.______产生，中断C.______等硬件支持。

三.应用题

1. （11分）设有两个浮点数 N1 = 2j1 × S1 , N2 = 2j2 × S2 ,其中阶码2位，

阶符1位，尾数四位，数符一位。设 ：j1 = (-10 )2 ,S1 = ( +0.1001)2 j2 = (+10 )2 ,S2 = ( +0.1011)2

求：N1 ×N2 ，写出运算步骤及结果，积的尾数占4位，要规格化结果，用原码阵列乘法器求尾数之积。

2. （11分）已知某8位机的主存采用半导体存贮器，地址码为18位，若使用

4K×4位RAM芯片组成该机所允许的最大主存空间，并选用模块条的形式，问：

（1） 若每个摸条为32K×8位，共需几个模块条？ （2） 每个模块内共有多少片RAM芯片？

（3） 主存共需多少RAM芯片？CPU如何选择各模块条？ 3. （11分）图B6.1是某SRAM的写入时序，其中R / W 是读 、写命令控制线，

当R / W 线为低电平时，存贮器按给定地址把数据线上的数据写入存贮器。请指出图中时序的错误，并画出正确的写入时序。

图B6.1 4. （11分）某计算机有如下部件：ALU，移位器，主存M，主存数据寄存器MDR，

主存地址寄存器MAR，指令寄存器IR，通用寄存器R0——R3 ，暂存器C和D。

30

（1） 请将各逻辑部件组成一个数据通路，并标明数据流向。 （2） 画出“ADD R1，（R2）+ ”指令的指令周期流程图，指令功能是 （R1）+

（（R2））→R1。

IR R0 MBR 移位器

PC R1

ALU C R2 M

D R3 MAR

图B6.2

5. （11分）集中式仲裁有几种方式？画出计数器定时查询方式的逻辑结构图，

说明其工作原理。

6. （11分）刷存的主要性能指标是它的带宽。实际工作时显示适配器的几个

功能部分要争用刷存的带宽。假定总带宽的50%用于刷新屏幕，保留50%带宽用于其他非刷新功能。 （1） 若显示工作方式采用分辨率为1024×768，颜色深度为3B，帧频（刷新

速率）为72HZ，计算总带宽。 （2） 为达到这样高的刷存带宽，应采取何种技术措施？

习题六答案 一．选择题

1 D 2 B 3 B 4 C 5 D 6 B 7 C 8 A 9 A 10 B 二．填空题

1. A.运算器 B.存储器 C.控制器 2. A.符号位S B.基值E C.偏移量 3. A.存储容量 B.存储时间 C.存储周期 4. A.操作 B.特征与功能 C.操作数的地址 5. A.指令 B.程序 C.地址 6. A.物理 B.功能 C.机械 7. A.分辨率 B.颜色 C.不同

8. A.优先级仲裁 B.向量 C.控制逻辑 三．应用题

1. （1）浮点乘法规则：

N1 ×N2 =（ 2j1 ×S1）× （2j2 × S2） = 2（j1+j2） ×（S1×S2）

（2） 码求和： j1 + j2 = 0

（3） 尾数相乘：

31

被乘数S1 =0.1001，令乘数S2 = 0.1011，尾数绝对值相乘得积的绝对值，积的符号位 =

0⊕0 = 0。按无符号阵乘法器运算得：N1 ×N2 = 20×0.01100011 （4）尾数规格化、舍入（尾数四位）

N1 ×N2 = （+ 0.01100011）2 = （+0.1100）2×2（-01）2 2. 解：（1）由于主存地址码给定18位，所以最大存储空间为218 = 256K，主

存的最大

容量为256KB。现每个模块条的存储容量为32KB，所以主存共需256KB / 32KB = 8 块板。

（2） 每个模块条的存储容量为32KB，现使用4K×4位的RAM芯片拼成4K×8 位（共8组），用地址码的低12（A0——A11）直接接到芯片地址输入端，然后用地址的高3位（A14——A12）通过3 ：8译码器输出分别接到8组芯片的选片端。共有8×2 = 16个RAM。

（3） 据前面所得，共需8个模条，每个模条上有16片芯片，故主存共需8×

16 =128片 RAM芯片。

3．解：写入存贮器时时序信号必须同步。通常，当R / W 线加负脉冲时，地址线和数据线的电平必须是稳定的。当R / W 线 一达到逻辑0电平时，数据立即被存贮。因此，当R / W 线 处于低状态时，如果数据线改变数值，那么存贮器将存贮新的数据⑤。同样，当R / W 线处于低状态时，地址发生了变化，那么同样的数据将存贮到新的地址（②或③）。

正确的写入时序图如下图所示：

图 B 6.3 4．解：（1）各功能部件联结成如图所示数据通路：

IR R0 移位器 ALU +1 PC R1 C R2 D R3

32 MBR MAR

图 B 6.4

（2）此指令为RS型指令，一个操作数在R1中，另一个操作数在R2为地址的内存单元中，相加结果放在R1中。 送当前指

（PC）→ MAR 令地址到MAR

取当前指令到IR，

M→MBR→IR，（PC）+ 1 PC + 1，为取下条指令做好准备

译码 ①

（R）→C 1 ②

（R）→MAR 2 ③

M→MBR→D

（ C ） + （ D ）→ R 1 ④

图 B 6.5 (说明)：①：取R1操作数→C暂存器。②：送地址到MAR。③：取出内存单元中的操作数→D暂存器。④：相加后将和数→R1。

5．解：有三种方式：链式查询方式，计数器定时查询方式，独立请求方式。

计数器定时查询方式逻辑结构图如下：

图 B 6.6 6．解：（1）因为 刷新所需带宽 = 分辨率 × 每个像素点颜色深度 × 刷新速度

所以 1024 × 768 × 3B × 72 / S = 165888KB / S = 162MB / S

（2）为达到这样高的刷存带宽，可采用如下技术措施： 1． 使用高速的DRAM芯片组成刷存。 2． 刷存采用多体交错结构。

3． 刷存内显示控制器的内部总线宽度由32位提高到64位，甚至到128位。

4． 刷存采用双端口存储器结构，将刷新端口与更新端口分开。 习题七

一 选择题（每小题1分,共10分）

1． 至今为止，计算机中的所有信息仍以二进制方式表示的理由是______。 A．节约元件； B 运算速度快； C 物理器件的性能决定 ； D 信息处理方便；

33

2． 用32位字长（其中1位符号位）表示定点小数是，所能表示的数值范围是______。

A [0，1 – 2-32] B [0，1 – 2-31] C [0，1 – 2-30] D [0，1] 3． 已知X为整数，且[X]补 = 10011011，则X的十进制数值是______。 A +155 B –101 C –155 D +101 4． 贮存器是计算机系统的记忆设备，它主要用来______。

A 存放数据 B 存放程序 C 存放数据和程序 D 存放微程序

5． 某微型机算计系统 ，其操作系统保存在软盘上，其内贮存器应该采用______。

A RAM B ROM C RAM和ROM D CCP 6． 指令系统采用不同寻址方式的目的是______。 A 实现存贮程序和程序控制；

B 缩短指令长度，扩大寻址空间，提高编程灵活性； C 可直接访问外存；

D 提供扩展操作码的可能并降低指令译码的难度； 7． 在CPU中跟踪指令后继地址的寄存器是______。

A 主存地址寄存器 B 程序计数器 C 指令寄存器 D 状态条件寄存器 8． 系统总线地址的功能是______。 A 选择主存单元地址；

B 选择进行信息传输的设备； C 选择外存地址；

D 指定主存和I / O设备接口电路的地址；

9． CRT的颜色数为256色，则刷新存储器每个单元的字长是______。 A 256位 B 16位 C 8位 D 7位

10．采用DMA方式传送数据时，每传送一个数据就要用一个______时间。 二、填空题（每小题3分，共24分） 1.指令格式中，地址码字段是通过A.______来体现的，因为通过某种方式的变换，可以给

出 B.______地址。常用的指令格式有零地址指令、单地址指令、C.______三种.

2.为运算器构造的A.______,运算方法中常采用B.______加减法C.______乘除法或补码乘 除法.

3.双端口存储器和多模块交叉存储器属于A.______存储器结构.前者采用B.______技术,后

者采用C.______技术.

4.堆栈是一种特殊的A.______寻址方式,它采用B.______原理.按结构不同,分为C.______

和存储器堆栈.

5.硬布线控制器的基本思想是:某一微操作控制信号是A.______译码输出,B.______信号和

C.______信号的逻辑函数.

6.当代流行的标准总线追求与A.______、B.______、C.______无关的开发标准。 7.CPU周期也称为A.______；一个CPU周期包含若干个B.______。任何一条指

34

令的指令

周期至少需要C.______个CPU周期。

8.DMA方式采用下面三种方法：①A.______访内；②B.______；③C.______交替访内。

三．应用题

1．(11分)求证： - [y]补 = +[-y]补 2．（11分）什么是闪速存储器？它有那些特点？ 3．（11分）指令格式如下所示，OP为操作码字段，试分析指令格式的特点。 15 10 7 4 3 0 源寄存器 基值寄存器 OP

位移量（ 16 位） 4．（11分）某机运算器框图如图B7.1所示，其中ALU由通用函数发生器组成，

M1—M3为多路开关，采用微程序控制，若用微指令对该运算器要求的所有控制信号进行微指令编码的格式设计，列出各控制字段的编码表。

图B7.1 5．（11分）PCI总线周期类型可指定多少种总线命令？实际给出多少种？请说明存储器读 / 写总线周期的功能。 6．（11分）试分析图B7.2所示写电流波形属于何种记录方式。

图B7.2

35

习题七答案

一． 选择题

1．C 2. B 3．B 4．C 5．C 6．B 7．B 8．D 9．C 10．C 二． 填空题

1.A.寻址方式 B.操作数有效 C.二地址指令 2.A.简单性 B.补码 C.原码

3.A.并行 B.空间并行 C.时间并行 4.A.数据 B.先进后出 C.寄存器 5.A.指令操作码 B.时序 C.状态条件 6.A.结构 B.CPU C.技术 7.A.机器周期 B.时钟周期 C. 2

8.A.停止CPU B.周期挪用 C. DMA和CPU 三． 应用题

1. 因为 [x]补 + [y]补 =[x+y]补 令 x=-y 带入上式，则有：

[-y]补 + [y]补 =[-y+y]补 = [0]补 = 0 所以 [-y]补 = -[y]补

2. 解：闪速存储器是高密度、非易损性的读 / 写半导体存储器。从原理上看，

它属于ROM型存储器，但是它又随时改写信息；从功能上看，它又相当于RAM，所以传统ROM与RAM的定义和划分已失去意义，因而是一种新型的存储器技术。 闪速存储器的特点：（1）固有的非易失性 ； （2）廉价的高密度 ； （3）可直接执行 ； （4）固态性能 ； 3. 解：（1）双字长二地址指令，用于访问存储器。

（2）操作码字段OP为6位，可以指定26 = 64种操作。 （3）一个操作数在源寄存器（共16个），另一个操作数在存储器中（由基值寄存器

和位移量决定），所以是RS型指令。

4. 解：当24个控制信号全部用微指令产生时，可采用字段译码法进行编码控

制，采用的微指令格式如下（其中目地操作数字段与打入信号段可结合并公用，后者加上节拍脉冲控制即可）。

3位 3位 5位 3位 2位 ××× ××× ××××× ××× ×× X 目的操作数 源操作数 运算操作 直接控制 判别 下地址字段

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编码表如下： 5. 解：可指定16种，实际给出12种。 存储器读 / 写总线周期从猝发式传送为基本机制，一次猝发式传送总

线周期通常由一个地址周期和一个或几个数据周期组成。存储器读 / 写周期的解释，取决于PCI总线上的存储器控制器是否支持存储器 / cache之间的PCI传输协议。如果支持，则存储器读 / 写一般是通过cache来进行；否则，是以数据非缓存方式来传输。 6. 解：

（1） 是调频制（FM）； （2） 是改进调频制（MFM）； （3） 是调相制（PE）； （4） 是调频制（FM）； （5） 是不归零制（NRZ）； （6） 是“见1就翻制”（NRZ1）。

习题八 一．选择题（每小题1分，共10分）

1．某寄存器中的值有时是地址，因此只有计算机的______才能识别它。 A 译码器 B 判断程序 C 指令 D 时序信号

2．用16位字长（其中1位符号位）表示定点整数时，所能表示的数值范围是______。

A [ 0，216 – 1 ] B [ 0，215 – 1 ] C [ 0，214 – 1 ] D [0，215 ] 3．在定点运算器中，无论采用双符号位还是单符号位，必须有______，它一般用______来 实现。

A 译码电路， 与非门 ； B 编码电路， 或非门 ；

C 溢出判断电路 ，异或门 ； D 移位电路， 与或非门 ；

4．某SRAM芯片，其容量为512×8位，除电源端和接地端外，该芯片引出线的最小数目

应为______。

A 23 B 25 C 50 D 19

5．以下四种类型的半导体存储器中，以传输同样多的字为比较条件，则读出数据传输率最

高的是______。

37

A DRAM B SRAM C 闪速存储器 D EPROM

6．指令的寻址方式有顺序和跳跃两种方式，采用跳跃寻址方式，可以实现______。

A 堆栈寻址 ；

B 程序的条件转移 ； C 程序的无条件转移 ；

D 程序的条件转移或无条件转移 ；

7．异步控制常用于______作为其主要控制方式。

A 在单总线结构计算机中访问主存与外围设备时 ； B 微型机的CPU控制中 ； C 组合逻辑控制的CPU中 ； D 微程序控制器中 ；

8．多总线结构的计算机系统，采用______方法，对提高系统的吞吐率最有效。 A 多口存贮器 ；

B 提高主存的速度 ；

C 交叉编址多模块存贮器 ； D 高速缓冲存贮器 ；

9．磁盘驱动器向盘片磁层记录数据时采用______方式写入。

A 并行 B 串行 C 并行—串行 D 串行—并行 10．IEEE1394所以能实现数据传送的实时性，是因为______。 A 除异步传送外，还提供等步传送方式 ； B 提高了时钟频率 ；

C 除优先权仲裁外，还提供均等仲裁，紧急仲裁两种总线仲裁方式 ；

二．填空题（每小题3分，共24分）

1． RISC CPU是克服CISC机器缺点的基础上发展起来的，它具有的三个基本要素是：（1）

一个有限的A.______；（2） CPU配备大量的B.______；（3） 强调C.______的优化。

2． 总线仲裁部件通过采用A.______策略或B.______策略，选择其中一个主设备作为总线的下一次主方，接管C.______。

3.重写行光盘分A.______和B.______两种，用户可对这类光盘进行C.______信息。

4.多路行DMA控制器不仅在A.______上而且在B.______上可以连接多个设备，适合于连

接C.______设备。

5．多个用户公享主存时，系统应提供A.______。通常采用的方法是B.______保护和C.______

保护，并用硬件来实现。

6．在计算机系统中，多个系统部件之间信息传送的公共通路称为A.______。就其所传送

信息的性质而言，在公共通路上传送的信息包括数据、B.______、C.______信息。

7．设D为指令中的形式地址，I为基址寄存器，PC为程序计数器。若有效地址

38

E = （PC）

+ D，则为A.______寻址方式；若E = （I）+ D ，则为B.______；若为相对间接寻址

方式，则有效地址为C.______。

8．在进行浮点加减法运算时，需要完成A.______、尾数求和、B.______、合入处理和C.______ 等步骤。 三．应用题

1. (11分)设[x]补=x0.x1x2…xn。求证：

[x]补=2x0+x，其中x0=

?0,1?x??01,0?x??1

2. (11分)某机字长16位，使用四片74181组成算术 / 逻辑运算单元，设最低

位序号标注为第0位，（1）写出第5位的进位信号C6的逻辑表达式。 （2）估算产生C6所需的最长时间。 （3）估算最长求和时间。

3. （11分）如图B8.1表示用快表（页表）的虚实地址转换条件，快表放在相

联存贮

器中，其容量为8个存贮单元，问：

（1）当CPU按虚地址1去访问主存时主存的实地址码是多少？ （2）当CPU按虚地址2去访问主存时主存的实地址码是多少？

（3）当CPU按虚地址3去访问主存时主存的实地址码是多少？

图B8.1

4. （11分）图B8.2给出了微程序控制的部分微指令序列，图中每一框代表一

39

条微指令。分支点a由指令寄存器IR5 ，IR6两位决定，分支点b由条件码标志c决定。现采用断定方式实现微程序的程序控制，已知微地址寄存器长度为8位，要求：

（1） 设计实现该微指令序列的微指令字顺序控制字段的格式。 （2） 画出微地址转移逻辑图。

图B8.2

5. （11分）某磁盘存贮器转速为3000转 / 分，共有4个记录面，每毫米5道，

每道记录信息为12288字节，最小磁道直径为230mm，共有275道。问： （1） 磁盘存贮器的容量是多少？

（2） 最高位密度与最低位密度是多少？ （3） 磁盘数据传输率是多少？ （4） 平均等待时间是多少？

（5） 给出一个磁盘地址格式方案。

6. （11分）画出程序中断方式基本接口示意图，简要说明Im, IR ,EI , RD, BS

五个触发器的作用。 习题八答案 一． 选择题

1 C 2 B 3 C 4 D 5 C 6 D 7 A 8 C 9 B 10 C 二． 填空题

1.A.简单指令系统 B.通用寄存器 C.指令流水线 2.A.优先级 B.公平 C.总线控制权

3.A.磁光盘 B.相变盘 C.随机写入、擦除或重写 4.A.物理 B.逻辑上 C.慢速

5.A.存储保护 B.存储区域 C.访问方式 6.A.总线 B.地址 C.控制 7.A.相对 B.基值 C.E = （（PC） + D ） 8.A.对阶 B.结果规格化 C.溢出处理

40

三． 应用题

1. 证明：当1 > x ≥0时，即x为正小数，则 1 > [ x ]补 = x ≥0 因为正数的补码等于正数本身，所以 1 > x 0.x1x2?xn ≥0 ， x0 = 0

当1 > x > - 1时，即x为负小数，根据补码定义有： 2 > [ x ]补 = 2 + x > 1 （mod2） 即 2 > x0.x1x2?xn > 1 ，xn= 1 所以 正数： 符号位 x0 = 0 负数： 符号位 x0 = 1{

若 1 > x≥0 ， x0 = 0，则 [ x ]补 = 2 x0 + x = x 若 - 1 < x < 0， x0 = 1，则 [ x ]补 = 2 x0 + x = 2 + x

0,1?x??0所以有 [ x ]补 = 2 x0 + x ，x0 =

?1,0?x??1

2. 解：

（1）组成最低四位的74181进位输出为：

C4 = Cn+4 = G + P Cn = G + P C0 ,C0为向第0位进位。 其中，G = y3 + y2x3 + y1x2x3 + y0x1x2x3 P = x0x1x2x3 所以，C5 = y4 + x4C4

C6 = y5 + x5C5 = y5 + x5y4 + x5y4C4 (2) 设标准门延迟时间为T，“与或非”门延迟时间为1.5 T，则进位信号C0由最低位传至C6需经一个反向器、两极“与或非”门，故产生C6的最长延迟时间为：

T + 2×1.5T = 4T （3）最长求和时间应从施加操作数到ALU算起：第一片74181有3级“与或非”门（产生控制参数x0 ,y0 和Cn+4），第二、三片74181共2级反向器和2级“与或非”门（进位链），第四片7181求和逻辑（1级与或非门和1级半加器，设其延迟时间为3T），故总的加法时间为：

t0 = 3×1.5T + 2T + 2×1.5T + 1.5T + 3T = 14T 3. 解：（1）用虚拟地址为1的页号15作为快表检索项，查得页号为15的页在

主存中

的起始地址为80000，故将80000与虚拟地址中的页内地址码0324相加，

求得主存实地址码为80324。

（4） 主存实地址码 = 96000 + 0128 = 96128

（5） 虚拟地址3的页号为48，当用48作检索项在快表中检索时，没有

检索到页号为48的页面，此时操作系统暂停用户作业程序的执行，转去执行查页表程序。如该页面在主存中，则将该页号及该页在主存中的起始地址写入主存；如该页面不存在，则操作系统要将该页面从外存调入主存，然后将页号及其在主存中的起始地址写入快表。

4. 解：（1）已知微地址寄存器长度为8位，故推知控存容量为256单元。所给

41

条件中微程序有两处分支转移。如不考虑他分支转移，则需要判别测试位P1 ，P2（直接控制），故顺序控制字段共10位，其格式如下,AI表示微地址寄存器：

P1 P2 A1,A2 ? A8 判别字段 下地址字段

（2）转移逻辑表达式如下：

A8 = P1·IR6·TI A7 = P1·IR5·TI A6 = P2·C0·TI

其中TI为节拍脉冲信号。在P1条件下，当IR6 = 1时，TI 脉冲到来时微地址寄存器的第8位A8将置“1”，从而将该位由“0”修改为“1”。如果IR6 = 0，则A8的“0”状态保持不变，A7，A6 的修改也类似。

根据转移逻辑表达式，很容易画出转移逻辑电路图，可用触发器强制端实现。 5. 解：

（1） 每道记录信息容量 = 12288字节

每个记录面信息容量 = 275×12288字节

共有4个记录面，所以磁盘存储器总容量为 ： 4 ×275×12288字节 = 13516800字节

（2） 最高位密度D1按最小磁道半径R1计算（R1 = 115mm）： D1 = 12288字节 / 2πR1 = 17字节 / mm 最低位密度D2按最大磁道半径R2计算：

R2 = R1 + （275 ÷ 5） = 115 + 55 = 170mm D2 = 12288字节 / 2πR2 = 11.5 字节 / mm (3) 磁盘传输率 C = r · N

r = 3000 / 60 = 50 周 / 秒 N = 12288字节（信道信息容量）

C = r · N = 50 × 12288 = 614400字节 / 秒 （4）平均等待时间 = 1/2r = 1 / (2×50) = 10毫秒

（5）磁盘存贮器假定只有一台，所以可不考虑台号地址。有4个记录面，每个记录面有275个磁道。假定每个扇区记录1024个字节，则需要12288 ÷1024字节 = 12个扇区。由此可得如下地址格式：

14 6 5 4 3 0 柱面（磁道）号 盘面（磁头）号 扇区号

图 B 8.3

6. 解：

五个触发器的作用： 中断屏蔽触发器（Im）：CPU是否受理中断或批准中断的标志。Im标志为“0”

42

时，CPU 可

受理外界中断请求。 中断请求触发器（IR）：暂存中断请求线上由设备发出的中断请求信号，IR标志为“1”时，

表示设备发出了中断请求。 允许中断触发器（EI）：用程序指令来置位，控制是否允许某设备发出中断请求。IE为“1”

时，某设备可以向CPU发出请求。 准备就绪的标志（RD）：一旦设备做好一次数据的接收或发送，便发出一个设备动作完毕

信号，使RS标志为“1”。 工作触发器（BS）：设备“忙”的标志。BS=1，表示启动设备工作。 习题九 一． 选择题（每小题1分，共10分）

1． 八位微型计算机中乘除法大多数用______实现。

A 软件 B 硬件 C 固件 D 专用片子 2． 在机器数______中，零的表示是唯一的。

A 原码 B 补码 C 移码 D 反码

3． 某SRAM芯片，其容量为512×8位，除电源和接地端外，该芯片引出线的最小数目应是______。

A 23 B 25 C 50 D 19

4． 某机字长32位，存储容量64MB，若按字节编址，它的寻址范围是______。 A 0—8M B 0—16MB C 0—16MB D 0—8MB 5． 采用虚拟存贮器的主要目的是______。 A 提高主存贮器的存取速度 ；

B 扩大主存贮器的存贮空间，并能进行自动管理和调度 ； C 提高外存贮器的存取速度 ； D 扩大外存贮器的存贮空间 ；

6． 算术右移指令执行的操作是______。

A 符号位填0，并顺次右移1位，最低位移至进位标志位 ； B 符号位不变，并顺次右移1位，最低位移至进位标志位 ；

C 进位标志位移至符号位，顺次右移1位，最低位移至进位标志位 ； D 符号位填1，并顺次右移1位，最低位移至进位标志位 ； 7． 微程序控制器中，机器指令与微指令的关系是______。 A 每一条机器指令由一条微指令来执行 ；

B 每一条机器指令由一段用微指令编成的微程序来解释执行 ； C 一段机器指令组成的程序可由一条微指令来执行 ； D 一条微指令由若干条机器指令组成 ；

8． 同步传输之所以比异步传输具有较高的传输频率是因为同步传输______。 A 不需要应答信号 ； B 总线长度较短 ；

C 用一个公共时钟信号进行同步 ；

43

D 各部件存取时间较为接近 ；

9． 美国视频电子标准协会定义了一个VGA扩展集，将显示方式标准化，这称为著名的______显示模式。

A AVGA B SVGA C VESA EGA 10.CPU响应中断时，进入“中断周期”，采用硬件方法保护并更新程序计数器PC内容，而不是由软件完成，主要是为了_______。 A 能进入中断处理程序，并能正确返回源程序 ； B 节省主存空间 ； C 提高处理机速度 ；

D 易于编制中断处理程序 ；

二． 填空题（每小题3分，共24分）

1． 多媒体CPU是带有A.______技术的处理器。它是一种B._______技术，特别适合于

C.______处理。

2．总线定时是总线系统的核心问题之一。为了同步主方、从方的操作，必须制订A.______。

通常采用B.______定时和C.______定时两种方式。

3．通道与CPU分时使用A.______，实现了B.______内部数据处理和C.______并行工作。

4．74181是采用先行进位方式的4位并行加法器，74182是实现A.______进位的进位逻辑。

若某计算机系统字长为64位，每四位构成一个小组，每四个小组构成一个大组，为实 现小组内并行、大组内并行，大组间串行进位方式，共需要B.______片74181和C.______ 片74182。

5．动态半导体存贮器的刷新一般有A.______、B.______和C.______三种方式。 6．存贮器堆栈中，需要一个A.______，它是B.______CPU中的一个专用寄存器，指定的

C.______就是堆栈的D.______。

7．2000年超级计算机最高运算速度达到A.______次。我国的B.______号计算机的运算速

度达到 3840亿次，使我国成为C.______之后，第三个拥有高速计算机的国家。

8．一个定点数由A.______和B.______两部分组成。根据小数点位置不同，定点数有纯小

数和C.______两种表示方法。

三. 应用题

1. (11分）已知：x= 0.1011，y = - 0.0101，求 ：[

11x]补，[ x]补，[ - x ]补，2411[y]补，[y]补，[ - y ]补 。 242. （11分）用16K × 1位的DRAM芯片构成64K × 8位的存贮器。要求：

44

（1） 画出该寄存起组成的逻辑框图。

（2） 设存贮器读 / 写周期均为0.5μs，CPU在1μs内至少要访存一次。试

问采用哪种刷新方式比较合理？两次刷新的最大时间间隔是多少？对全部存贮单元刷新一遍，所需实际刷新时间是多少？

3. （11分）指令格式如下所示，OP为操作码字段，试分析指令格式的特点。 15 10 7 4 3 0 源寄存器 基值寄存器 OP

位移量（ 16 位） 4. （11分）CPU结构如图B9.1所示，其中有一个累加寄存器AC，一个状态

条件寄存器，各部分之间的连线表示数据通路，箭头表示信息传送方向。 （1） 标明图中四个寄存器的名称。 （2） 简述指令从主存取到控制器的数据通路。 （3） 简述数据在运算器和主存之间进行存 / 取访问的数据通路。

图B9.1

5. （11分）试推导磁盘存贮器读写一块信息所需总时间的公式。

6. （11分）如图B9.2所示的系统中断机构是采用多级优先中断结构，设备A

连接于最高优先级，设备B次之，设备C又次之。要求CPU在执行完当前指令时转而对中断请求进行服务，现假设：TDC为查询链中每个设备的延迟时间，TA、TB、TC分别为设备A、B、C的服务程序所需的执行时间，TS、TR为保存现场和恢复现场所需时间。

试问：在此环境下，此系统在什么情况下达到中断饱和？即在确保请求服务的三个设备都不会丢失信息的条件下，允许出现中断的极限频率有多

45

高？注意，“中断允许”机构在确认一个新中断之前，先要让即将被中断的程序的一条指令指令执行完毕。

图B9.2

46

习题九答案

一． 选择题

1．A 2. B 3. D 4. C 5. B 6. B 7. B 8. B、D 9. C 10. A 二． 填空题

1．A.MMX B.多媒体扩展结构 C.图象数据 2．A.定时协议 B.同步 C.异步 3．A.内存 B.CPU C.I / O 4．A.组间并行 B.16 C.4

5．A.集中式 B.分散式 C.异步式

6．A.堆栈指示器 B.主存单元 C.栈顶 7．A.10000亿 B.神威 C.美国、日本 8．A.符号位 B.数值域 C.纯整数 三．应用题

1. 解： [ x ]补 = 0.1011 ， [ y ]补 = 1.1011

11 [x ]补 = 0.01011 ， [x ]补 = 1.11011

2211 [x ]补 = 0.001011 ，[ x ]补 = 1.111011

44 [ - x ]补 = 1.0101 ， [ - x ]补 =0.0101 2. 解：（1）根据题意，存贮器总量为64KB，故地址线总需16位。现使用16K

×1位的动态RAM芯片，共需32片。芯片本身地址线占14位，所以采用位并联与地址串联相结合的方法来组成整个存贮器，其组成逻辑框图如图B9.3，其中使用一片2 ：4译码器。

（2）根据已知条件，CPU在1μs内至少需要访存一次，所以整个存贮器

的平均读/ 写周期与单个存贮器片的读 / 写周期相差不多，应采用异步刷新比较合理。

对动态MOS存贮器来讲，两次刷新的最大时间间隔是2μs。RAM芯片读/ 写周期为0.5μs，

假设16K ×1位的RAM芯片由128 × 128矩阵存贮元构成，刷新时只对128行进行异步方式刷新，则刷新间隔为2m / 128 = 15.6μs，可取刷新信号周期15μs。

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图 B 9.3 3. 解：（1）双字长二地址指令，用于访问存储器。

（2）操作码字段OP为6位，可以指定26 = 64种操作。 （3）一个操作数在源寄存器（共16个），另一个操作数在存储器中（由基值寄存器

和位移量决定），所以是RS型指令。 4. 解：

（1） a为数据缓冲寄存器 DR ，b为指令寄存器 IR ，c为主存地址寄存器，

d为程序计数器PC。

（2） 主存 M →缓冲寄存器 DR →指令寄存器 IR →操作控制器。 (3)存贮器读 ：M →DR →ALU →AC 存贮器写 ：AC →DR →M

5. 解：解：设读写一块信息所需总时间为Tb，平均找到时间为Ts，平均等待

时间为TL，读写一块信息的传输时间为Tm，则：Tb=Ts＋TL＋Tm。假设磁盘以每秒r的转速率旋转，每条磁道容量为N个字，则数据传输率=rN个字/秒。又假设每块的字数为n，因而一旦读写头定位在该块始端，就能在Tm≈（n / rN）秒的时间中传输完毕。TL是磁盘旋转半周的时间，TL=（1/2r）秒，由此可得： Tb=Ts＋1/2r＋n/rN 秒 6. 解：

假设主存工作周期为TM，执行一条指令的时间也设为TM 。则中断处理

过程和各时间段如图B9.4所示。当三个设备同时发出中断请求时，依次处理设备A、B、C的时间如下：

tA = 2TM + TDC + TS + TA + TR tB = 2TM + TDC + TS + TA + TR

tC = 2TM + TDC + TS + TA + TB

达到中断饱和的时间为： T = tA + tB + tC 中断极限频率为：f = 1 / T

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图 B 9.4 49

习题十

一． 选择题（每小题1分，共10分）。

1． 我国在______年研制成功了第一台电子数字计算机，第一台晶体管数字计算机于______年完成。 A 1946， 1958 B 1950， 1968 C 1958，1961 D 1959， 1965 2． 定点16位字长的字，采用2的补码形式表示时，一个字所能表示的整数范围______。

A - 215 — +（215 – 1） B -（215 – 1）— +（215 – 1） C -（215 + 1）— +215 D -215 — +215 3． 定点计算器用来进行_______。 A 十进制数加法运算 ； B 定点数运算 ； C 浮点数运算 ；

D 既进行定点数运算也进行浮点数运算；

4． 某DRAM芯片，其存储容量为512K×8位，该芯片的地址线和数据线数目为______。

A 8， 512 B 512， 8 C 18， 8 D 19， 8 5． 双端口存储器所以能高速进行读 / 写，是因为采用______。

A 高速芯片 B 两套相互独立的读写电路 C 流水技术 D 新型器件 6． 二地址指令中，操作数的物理位置可安排在______。

A 栈顶和次栈顶 B 两个主存单元 C 一个主存单元和一个寄存器 D 两个寄存器

7． 在某CPU中，设立了一条等待（WAIT）信号线，CPU在存储器周期中T的φ的下降沿采样WAIT线，请在下面的叙述中选出正确描述的句子：______。

A 如WAIT线为高电平，则在T2周期后不进入T3周期，而插入一个TW周期 ；

B TW周期结束后，不管WAIT线状态如何，一定转入了T3周期 ；

C TW周期结束后，只要WAIT线为低，则继续插入一个TW周期，直到WAIT线变高，

才转入T3周期 ；

D 有了WAIT线，就可使CPU与任何速度的存贮器相连接，保证CPU与存贮器连接

时的时序配合；

8．描述Future bus+总线中基本概念不正确的句子是______。

A Future bus+ 总线是一个高性能的同步总线标准 ； B 基本上是一个异步数据定时协议 ；

C 它是一个与结构、处理器、技术有关的开发标准 ；

D 数据线的规模在32位、64位、128位、256位中动态可变 ；

9．CD—ROM光盘是______型光盘，可用做计算机的______存储器和数字化多媒体设备。

A 重写， 内 B 只读， 外 C 一次， 外 D 多次， 内

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