浙江师范大学《EDA技术》试题

浙江师范大学《EDA技术与应用》考试卷（A卷）

考试类别 考试 使用学生 职业技术教育 学院 08应用电子技术教育 专业 本科 考试时间 120 分钟 出卷时间 2011年 1 月 3 日 说明：考生应将全部答案都写在答题纸上，否则作无效处理。

一、操作题（每小题4分，共20分）

1.有一个带预置功能的十进制计数器电路，VHDL描述如下，根据实验过程完成问题。 LIBRARY IEEE; --1 USE IEEE.STD_LOGIC_1164.ALL; --2 --3 --4 ENTITY CNT10 IS --5 PORT ( CLK, RST, EN : IN STD_LOGIC; --6 CQ : OUT STD_LOGIC_VECTOR(3 DOWNTO 0); --7 COUT : OUT STD_LOGIC --8 ); --9 END ENTITY CNT10; --10 --11 ARCHITECTURE bhv OF CNT10 IS --12 BEGIN --13 PROCESS(CLK,RST,EN) --14 VARIABLE CQI: STD_LOGIC_VECTOR( 3 DOWNTO 0); --15 BEGIN --16 IF RST = ?1? THEN --17 CQI := \ ELSIF CLK?EVENT AND CLK = ?1? THEN --19 IF EN = ?1? THEN --20 IF CQI < 9 THEN --21 CQI := CQI + 1; --22 ELSE --23 CQI := ?0? ; --24 END IF; --25 --26 END IF; --27 --28 IF CQI = 9 THEN --29 COUT <= ?1? ; --30 ELSE --31 COUT <= ?0?; --32 END IF; --33 CQ <= CQI --34 END PROCESS; --35 --36 END ARCHITECTURE bhv; --37

（1）在Q II环境下，进行编辑，编辑结束，保存文件的文件名应是什么？工程名应是什么？

（2）在电路编译时，依次出现以下四个错误提示（每个提示对应一个描述错误），请根据提示对电路描述进行修改。（说明行号，改为什么）

1

Error (10327): VHDL error at cnt10.vhd(21): can't determine definition of operator \

Error (10500): VHDL syntax error at cnt10.vhd(35) near text \Error (10500): VHDL syntax error at cnt10.vhd(35) near text \\

Error (10316): VHDL error at cnt10.vhd(24): character ''0'' used but not declared for type std_logic_vector

（3）如图1为电路仿真时钟输入波形，该波形是通过时钟属性(如图2所示)设定的。问根据图1填写图2空白格的设定参数（均为整数）。

图1

图2

（4）指定设计电路的输入／输出端口与目标芯片引脚的连接关系的过程称为 。完成该过程后，必须进行 才能进入电路下载过程。

（5）在使用USB接口下载时，出现以下提示，电路下载反应速度很慢，已知JTAG连接正常，问：故障可能出现在哪儿？ Error: Can't access JTAG chain

二、分析题（每题12分，共36分）

1. 八段LED显示的VHDL语言描述的电路如下所示，分析程序，回答以下问题。 LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

-- USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY decl7s IS

PORT ( A : IN STD_LOGIC_VECTOR ( 3 DOWNTO 0); LED7S : OUT STD_LOGIC_VECTOR ( 7 DOWNTO 0)

);

2

END ENTITY decl7s;

ARCHITECTURE BEHAV OF decl7s IS BEGIN

ledcoding: PROCESS ( A )

BEGIN

CASE A IS

WHEN \ WHEN \aab WHEN \

cfb WHEN \gd WHEN \eefc WHEN \gdh WHEN \h WHEN \com WHEN \

WHEN \图3 WHEN OTHERS => LED7S <= \ END CASE; END PROCESS ledcoding; END ARCHITECTURE BEHAV;

（1）根据字形分析，确定外接LED的类型(共阴或共阳)。

（2）设管脚分配合理，请画出该译码电路的连接电路（八段LED结构如图3所示）。 （3）分析输入为”1010”—“1111”时，电路输出的结果。

2. 某电路的VHDL描述如下所示。分析后，回答相关问题。

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL; ENTITY dff_4 IS

PORT(clk,clrn,prn:IN STD_LOGIC;

d:IN STD_LOGIC_VECTOR(3 DOWNTO 0); q:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)); END dff_4;

ARCHITECTURE beh OF dff_4 IS

COMPONENT dff -- ① ，设D触发器已设计，端口名称为习惯用法 PORT(d,clk,clrn,prn:IN STD_LOGIC; q:OUT STD_LOGIC); END COMPONENT; BEGIN

d4:FOR i IN 3 DOWNTO 0 GENERATE

u:dff PORT MAP(d(i),clk,clrn,prn,q(i)); -- ② END GENERATE;

END beh;

（1）程序中有两处注释，请在相应注释处填写元件例化过程的组成。 （2）画出该程序描述的电路。 （3）说明该电路功能。

3. 控制ADC0804的VHDL语言描述如下，分析电路描述，回答以下问题。

library IEEE;

use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity adc0804 is

3

port( reset, clk, intr: in std_logic; cs, wr, rd: out std_logic); end adc0804;

architecture Behavioral of adc0804 is

type state is (start, convert, read1, read2); signal current_state, next_state: state; begin

sync: process(clk,reset) begin

if(reset = '0') then current_state <= start;

elsif(clk'event and clk='1') then current_state <= next_state; end if;

end process sync;

comb: process(current_state, intr) begin

case current_state is when start =>

next_state <= convert;

cs <= '0'; wr <= '0'; rd <= '1'; when convert =>

if(intr = '0') then next_state <= read1; else

next_state <= convert; end if;

cs <= '1'; wr <= '1'; rd <= '1'; when read1 =>

next_state <= read2;

cs <= '0'; wr <= '1'; rd <= '0'; when read2 =>

next_state <= start;

cs <= '1'; wr <= '1'; rd <= '1'; 图4 when others =>

next_state <= start; end case;

end process comb; end Behavioral;

（1）画出该设计的状态转换图。

（2）ADC0804的引脚图如图，按以上控制电路，画出其接口电路（ADC的时钟与参考电压暂不考虑）。

（3）输入输出的波形如图5所示，根据时序依次填写各段输出的值。

图5

三、填空题（每空格2分，共20分）（根据电路要求，完成VHDL描述语言的填空）

1. 以下的VHDL源程序要求实现下降沿敏感的JK触发器功能。分析程序后，完成以

4

下空格的填空。

library IEEE;

use IEEE.STD_LOGIC_1164.ALL; entity jk_ff is

port( : in std_logic; : out std_logic); end jk_ff;

ARCHITECTURE JK_fsm OF jk_ff IS TYPE statetype IS (S0, S1); SIGNAL ; BEGIN

PROCESS(J, K, clk) BEGIN

IF( ) THEN CASE state IS WHEN S0 =>

IF ( ) THEN END IF; WHEN S1 =>

IF ( ) THEN END IF; END CASE; END IF; END PROCESS;

WITH state SELECT ; QB<=NOT Q; END JK_fsm

四、综合题（每模块8分，共24分）

1.设计一个以EPM芯片为控制核心的七路LED灯循环点亮控制系统。要求： 1）每一路LED灯点亮时间(Tled)为0.5秒，同一时间只有一路LED点亮。 2）设输入EPM芯片时钟(clk)主频率为32Hz. 3）系统采用VHDL语言模块化设计。

由题意，该设计由时序控制模块和点亮控制模块。时序控制模块（S_CON）产生点亮控制模块所需的时钟；点亮控制模块（L_CON）产生七路LED循环移位的信号。最后设计一个顶层文件，对两个模块进行连接，该两模块有公共的复位端（reset）。

根据以上要求，画出系统框图，写出必要的分析过程，编写各模块程序。

5

本文来源：https://www.bwwdw.com/article/ufod.html