本科生-计算机组成原理题库-期末试卷(16)及答案

本科生期末试卷十六

一． 选择题（每小题1分，共10分）

1. 2000年超级计算机最高运算速度达到______次。

A. 100亿次 B. 1000亿次 C. 5000亿次 D. 10000亿次

2． 某机字长32位，其中1位符号位，31位表示尾数。若用定点整数表示，则最大

正整数是______。

A.+（231-1） B.+（230-1） C.+231 D.+232

3． 在定点运算器中，无论采用双符号位还是单符号位，必须有______，它一般用______

来实现。

A.译码电路 与非门 B.编码电路 或非门 C.溢出判断电路 异或门 D.移位电路 与或非门

4． 交叉存贮器实质上是一种______存贮器，它能______执行______独立的读写操作。

A.模块式 并行 多个 B.模块式 串行 多个 C.整体式 并行 一个 D.整体式 串行 多个 5． 双端口存储器所以能高速进行读写，是因为采用______。

A.高速芯片 B.两套相互独立的读写电路 C.流水技术 D.新型器件

6． 堆栈寻址方式中，设A为通用寄存器，SP为堆栈指示器，MSP为SP指示器的栈顶

单元，如果进栈操作是：（A）→MSP，（SP）-1→SP，那么出栈操作的动作应为______。 A.（MSP）→A，（SP）+1→SP B.（SP）+1→SP，（MSP）→A C.（SP）-1→SP，（MSP）→A D.（MSP）→A，（SP）-1→SP 7． 描述流水CPU基本概念不正确的句子是______。

A.流水CPU是以空间并行性为原理构造的处理器 B.流水CPU一定是RISC机器 C.流水CPU一定是多媒体CPU

D.流水CPU是一种非常经济而实用的时间并行技术

8． 多总线结构的计算机系统，采用______方法，对提高系统的吞吐能力最有效。

A.多端口存贮器 B.提高主存的速度

C.交叉编址多模存贮器 D.高速缓冲存贮器 9． 带有处理器的设备一般称为______设备。

A.智能化 B.交互式 C.远程通信 D.过程控制 10．通道程序是由______组成。

A.I/O指令 B.通道指令（通道控制字） C.通道状态字

二．填空题（每小题3分，共15分）

1． 多个用户共享主存时，系统应提供A______。通常采用的方法是B______保护

和C______保护，并用硬件来实现。

2．RISC指令系统最大特点是：A______；B______固定；C______种类少。

3．流水CPU是以A______为原理构造的处理器，是一种非常B______的并行技术。目

前的C______微处理器几乎无一例外地使用了流水技术。

4． 衡量总线性能的重要指标是A______。它定义为本身所能达到的最高B______。PCI

总线的指标可达C______。

5．虚拟存贮器通常由主存和A______两级存贮系统组成。为了在一台特定的机器上执

行程序，必须把B______映射到这台机器主存贮器的C______空间上，这个过程称为地址映射。

三、（9分）S、E、M三个域组成的一个32位二进制字所表示的非零规格化浮点数X，S=1

位，E=8位，M=23位。其值表示为：X=（-1）×（1.M）×2大正数，最小正数，最大负数，最小负数。

S

E-128

，问它所表示的规格化的最

四、（9分）已知X=-0.01111，Y=+0.11001，求[X]补，[-X]补，[Y]补，[-Y]补，X+Y=？，

X-Y=？

五、（9分）某计算机系统的内存储器由 cache和主存构成，cache的存取周期为45纳

秒，主存的存取周期为200纳秒。已知在一段给定的时间内，CPU共访问内存4500

次，其中340次访问主存。问： (1) cache的命中率是多少？

(2) CPU访问内存的平均时间是多少纳秒？ (3) Cache-主存系统的效率是多少？

六、（10分）已知MOV，ADD，COM，ADT四条指令微程序流图，已知P（1）的条件是指

令寄存器OP字段，即IR0，IR1 ， P(2)的条件码是进位寄存器CJ，请设计画出微

程序控制器地址转移逻辑图。

0000 M?IR 1000 P(1) MOV 1000 ADD 1001 rs +rd?rd 0000 rs-->rd 0000 COM 1010 ADT 1011 R2 +R1?R2 1111 R2 +R3?R2 CJ=1 CJ=0 0000 P(2) 0100 rs-->rd 0000 R2 –R3?R2 0000

图B16.1

七、（9分）总线的一次信息传送过程大致分哪几个阶段？若采用异步定时协议，请画出

读数据的异步时序图来说明。

八、（10分）参见图B16.2，这是一个二维中断系统，请问：

（1） 在中断情况下，CPU和设备的优先级如何考虑？请按降序排列各设备的中断优先级。 （2） 若CPU现执行设备B的中断服务程序，IM0,IM1,IM2的状态是什么？如果CPU的执行设

备D的中断服务程序，IM0,IM1,IM2的状态又是什么？

（3） 每一级的IM能否对某个优先级的个别设备单独进行屏蔽？如果不能，采取什么方法

可达到目的？

（4） 若设备C一提出中断请求，CPU立即进行响应，如何调整才能满足此要求？

九、（10分）请在下表中填写CISC和RISC的主要特征对比

比较内容 指令系统 指令数目 指令格式 寻址方式 指令字长 可访存指令 各种指令使用频率 各种指令执行时间 优化编译实现 程序源代码长度 控制器实现方式 软件系统开发时间

CISC RISC

十．（9分）分析图B16.3所示的存储器结构

A23 A21 A20 A3 A2

体 块内地址 块

存储地址

字节允许BE3-----BE0 CAS3 CAS2 CAS1 CAS0 CASRAS0 RASWE WECAS CAS CAS CASRAS1 RAS WE 9 A—A0 8 WECAS CAS CAS

模块0 （256K×32位） 模块1 （256K×32位） 9 A —A80 字节3 字节2 Din/Dout 字节2 字节1 字节3 字节2 字节2 字节1 8 8 8 8 8 8 8 8 数据总线（32位）

图B16.3

本科生期末试卷十六答案

一． 选择题

1．B 2．A 3．C 4．A 5．B 6．B 7．A B C 8．C 9．A 10．B

二．填空题

1．A ．存储保护 B．存储区域 C．访问方式

2．A．指令条数少 B．指令长度固定 C． 指令格式和寻址方式 3．A．时间并行性 B．经济而实用 C．高性能 4．A．总线带宽 B．传输速率 C．264MB/S 5．A．存储 B．记录 C．结构

三．解：（1）最大正数 0 11 111 111 111 111 111 111 111 111 111 11

X=[1+(1-2-23)]×2127

（2）最小正数 0 00 000 000 000 000 000 000 000 000 000 00 X=1.0×2-128

（3）最大负数 1 00 000 000 000 000 000 000 000 000 000 00 X= -1.0×2-128

（4）最小负数 1 11 111 111 111 111 111 111 111 111 111 11

X=-[1+(1-2-23)]×2127

四． 解：[X]

原

=1.01111 [X]补=1.10001 ?[-X]补=0.01111

[Y]原=0.11001 [Y]补=0.11001 ? [-Y]补=1.00111 [X]补 11.10001 + [Y]补 00.11001 [X+Y]补 00.01010

? X+Y=+0.01010

[X]补 11.10001 + [-Y]补 11.00111 [X-Y]补 10.11000

因为符号位相异，所以结果发生溢出。

五．解：

（1） cache的命中率H=

Nc4500?340==0.92

Nc?Nm4500Tc45==0.78=78% Ta57.4（2） CPU访存的平均时间Ta=H·Tc+(1-H)Tm=0.92×45+(1-0.92)×200=57.4ns

（3）Cache-主存系统的效率e=

六．解：从流程图看出，P（1）处微程序出现四个分支，对应四个微地址。为此用OP码

修改微地址寄存器的最后两个触发器即可。在P（2）处微程序出现2路分支，对应两个微

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