计算机组成期末试卷 - 图文

本科生期末试卷一

一、 选择题

1． 下列数中最小的数是___B__。

A.（100101）2 B.（50）8 C.（100010）BCD D.（625）16 2． ____D__表示法主要用于表示浮点数中的阶码。

A.原码 B.补码 C.反码 D.移码

3． 字长32位，其中1位符号位，31位表示尾数。若用定点小数表示，则最大正小数

为___B___。

A +（1 – 2-32） B +（1 – 2-31） C 2-32 D 2-31 4． 存储器是计算机系统中的记忆设备，它主要用来____D__。

A.存放数据 B.存放程序 C.存放微程序 D.存放数据和程序 5． 以下四种类型指令中，执行时间最长的是____C__。

A.RR型指令 B.RS型指令 C.SS型指令 D.程序控制指令

6． 单地址指令为了完成两个数的算术运算，除地址指明的一个操作数外，另一个操作

数常采用___C___寻址方式。

A.堆栈 B.立即 C.隐含 D.间接

7． 在以下描述的流水CPU基本概念中，正确的表述是__D____。

A.流水CPU是以空间并行性为原理构造的处理器 B.流水CPU一定是RISC机器 C.流水CPU一定是多媒体CPU

D.流水CPU是以时间并行性为原理构造的处理器

8． 在以下描述PCI总线的基本概念中，正确的表述是_AB__。

A.PCI总线是一个与处理器无关的高速外围总线 B.PCI总线的基本传输机制是猝发式传送 C.PCI设备一定是主设备

D.系统中只允许有一条PCI总线

9． 串行I/O标准接口IEEE1394的高速特性适合于新型高速硬盘和多媒体数据传送

它的数据传送率可以是--ABC----。

A.100兆位/秒 B.200兆位/秒 C.400兆位/秒 D.300兆位/秒 10．阵列处理机又称并行处理机，它的体系结构属于_B_计算机。

A.SISD B. SIMD C.MISD D.MIMD

二、 填空题

1．(26)10?(63)16?(135)8的值为A_(58)10_____。

2． Cache是一种A高速缓冲_存储器，是为了解决CPU和B_主存__之间C速度_上不匹

配而采用的一项重要硬件技术。

3．当今的CPU芯片除了包括定点运算器、操作控制器外，还包括A_Cache__、B_浮点

___运算器和C_存储__管理部件。

4．按照总线仲裁电路的A_位置___不同，总线仲裁有B_集中式__仲裁和C_分布式__仲

裁两种方式。

5．选择型DMA控制器在物理上可以连接A多____个设备，在逻辑上只允许连接B__一

__个设备，适合连接C_告诉___设备。 6．指令格式是指指令用A__二进制代码____表示的结构形式，通常由B__标量____字段

和C___硬件___字段组成。

7．DMA和CPU分时使用内存的三种方式是：A__停止CPU访问内存____，B_周期挪用_____，C_DMA和CPU交替访内_____。 8． 为了提高通用性，向量处理机应同时具有处理A_向量____和处理B_标量_____的功

能，因而必须具有相应的C_硬件_____资源

三、设x= +15, y= -13,采用补码输入，用带求补器的原码阵列乘法器求乘积x×y = ? 并用

十进制数乘法进行验证。

解：设最高位为符号位，输入数据为[x]原 = 01111 [y]原 = 11101 因符号位单独考虑，尾数算前求补器输出值为：|x| = 1111, |y| = 1101 乘积符号位运算： x0 ⊕y0 = 0⊕1 =1

尾数部分运算： 1 1 1 1

× 1 1 0 1 1 1 1 1 0 0 0 0 1 1 1 1 1 1 1 1 1 1 0 0 0 0 1 1

经算后求补器输出，加上乘积符号位，得原码乘积值[x×y] 原 = 111000011 换算成二进制真值 x×y = (-11000011)2 = (-195)10 十进制数乘法验证：x×y = 15×(-13) = -195

四、某机器中，已知配有一个地址空间为(0000—1FFF)16的

ROM区域，现在用一个SRAM

芯片（8K×8位）形成一个16K×16位的ROM区域，起始地址为（2000）16 。假设SRAM芯片有CS和WE控制端，CPU地址总线A15——A0 ，数据总线为D15——D0 ，控制信号为R / W（读 / 写），MREQ（当存储器读或写时，该信号指示地址总线上的地址是有效的）。要求：

（1） 满足已知条件的存储器，画出地址译码方案。

（2） 画出ROM与RAM同CPU连接图。

解 ：存储器地址空间分布如图2所示，分三组，每组8K×16位。

由此可得存储器方案要点如下：

（1） 组内地址 ：A12 ——A0 （A0为低位）； （2） 组号译码使用2 ：4 译码器；

（3） RAM1 ，RAM 2 各用两片SRAM芯片位进行并联连接，其中一片组成高8

位，另一片组成低8位。

（4） 用 MREQ 作为2 ：4译码器使能控制端，该信号低电平（有效）时，译码

器工作。

（5） CPU的R / W 信 号与SRAM的WE端连接，当R / W = 1时存储器执行读

操作， 当R / W = 0时，存储器执行写操作。如图3

图2

CPU

图3

五、用定量分析法说明流水处理机比非流水处理机具有更高的吞吐率。

①在流水处理器中，一个具有k级过程段的流水线处理n个任务时，需要的时钟周期数为

T2＝k+(n-1) ⑴

其中k个时钟周期处理第1个任务。K个周期后，流水线被填满，剩余的（n-1）个任务只需（n-1）个时钟周期就可完成。

②当用非流水处理器来处理这n个任务时，因串行方式工作，所需的时钟周期数为 T1＝n×k ⑵ 由此得k级流水线处理器的加速比为

Ck =T1/T2＝n×k/[k+(n-1)] ⑶

当n》k时，Ck→k。这就是说，理论上k级流水线处理器几乎可以提高k位速度，因而比流水处理器具有更高的吞吐率。

六、画出PCI总线结构框图，并说明“桥”的功能。

解：PCI总线结构框图如图4示：

图4

PCI总线有三种桥，即HOST / PCI桥（简称HOST桥），PCI / PCI桥，PCI / LAGACY桥。

在PCI总线体系结构中，桥起着重要作用： （1） 它连接两条总线，使总线间相互通信。

（2） 桥是一个总线转换部件，可以把一条总线的地址空间映射到另一条总线的地址空间

上，从而使系统中任意一个总线主设备都能看到同样的一份地址表。

利用桥可以实现总线间的猝发式传送

七、图1所示的系统采用多级优先中断结构，它要求CPU在执行完当前指令时转而对中断

请求进行服务。设备A连接于最高优先级，设备B次之，设备C又次之。IRQ为中断请求信号，INT为CPU发出的中断响应信号。

现假设： TDC为硬件中断周期时间；TA ，TB ，TC分别为设备A，B，C的服务程序执行时间；TS ，TR 为保存现场和恢复现场所需时间。 请问：这种中断结构在什么情况下达到中断饱和？

解：假设主存工作周期为TM，执行一条指令的时间也设为TM 。则中断处理过程和各时间

段如图5所示。当三个设备同时发出中断请求时，依次处理设备A、B、C的时间如下：

tA = 2TM + TDC + TS + TA + TR tB = 2TM + TDC + TS + TB + TR

tC = 2TM + TDC + TS + TC + TR

达到中断饱和的时间为： T = tA + tB + tC 中断极限频率为：f = 1 / T

INTC INTB INTA 主存 CPU IRQC IRQB IRQA I/O接口 设备C 设备B 设备A 图1

八、CD—ROM光盘的外缘有5mm宽的范围因记录数据困难，一般不使用。故标准的播放时

间为60分钟。请计算模式1和模式2情况下，光盘存储容量是多少？ 解：扇区总数 = 60 × 60 × 75 = 270000（扇区）

模式1存放计算机程序和数据，其存储容量为 270000 × 2048 / 1024 / 1024 = 527MB 模式2存放声音、图象等多媒体数据，其存储容量为 270000 × 2336 / 1024 / 1024 = 601MB

九、增加向量处理部件可提高计算机的运算速度。设计算机处理向量的速度比其通常的运

算要快20倍。使用向量处理部件所花费的时间占总时间的百分比，称为可向量化百分比。

①求出加速比S和可向量化百分比F之间的关系式。 ②当要得到加速比为4时的可向量化百分比F是多少？ 解：1）由Amdahl定律可知： S＝

201=

(1?F)?F/2020?19?F 2)由上式，S＝4，代入表达式 4＝

20

20?19?F 故 F＝15/19=0.79=79%

十 机动题

本科生期末试卷二

一、 选择题

1． 从器件角度看，计算机经历了四代变化。但从系统结构看，至今绝大多数计算机仍属

于__B_型计算机。

A.并行 B.冯.诺依曼 C.智能 D.实时处理 2． 关运算器的描述，__C_是正确的。

A.只做加法 B.只做算术运算 C.既做算术运算又做逻辑运算 D.只做逻辑运算 3． EPROM是指__D__。

A.读写存储器 B.只读存储器 C.闪速存储器 D.光擦除可编程只读存储器 4． 常用的虚拟存储系统由__B__两级存储器组成，其中辅存是大容量的磁表石存储器。

A.cache—主存 B.主存—辅存 C.cache—辅存 D.通用寄存器—主存 5． 二地址指令中，操作数的物理位置可以安排在__BCD____。

A.栈顶和次栈顶 B.两个主存单元 C.一个主存单元和一个通用寄存器 D.两个通用寄存器 6． 当代CPU包括__B____。

A.控制器 B.控制器、运算器、cache C.运算器和主存 D.控制器、ALU和主存

7． 流水CPU是由一系列叫做“段”的处理线路所组成。和具备m个并行部件的CPU相

比，一个m段流水CPU__A____。

A.具备同等水平的吞吐能力 B.不具备同等水平的吞吐能力 C.吞吐能力小于前者的吞吐能力 D.吞吐能力大于前者的吞吐能力

8． 在集中式总线仲裁中，__B____方式响应时间最快，___A___方式对电路故障最敏感。

A.菊花链 B.独立请求 C.计数器定时查询

9．CRT的分辨率为1024×1024像素，像素的颜色数为256色，则刷新存储器的容量是_D_____。

A. 256KB B.2MB C.512KB D.1MB

10．多处理机实现__D__级并行。

A. 指令内部 B. 指令 C. 任务或过程 D.作业或程序

二、 填空题

1． 字符信息是A_符号数据，它处理B_非数值_领域的问题。国际上采用的字符系统

是七单元的C____ASCⅡ__码。

2． 若浮点数格式中介码的基数已定，尾数用规格化表示，浮点数的表示范围取决于A

阶码_位数，精度取决于B尾数_的位数。

3． 指令格式中，操作码字段表征指令的A__操作性与功能__，地址码字段指示B_操作数的位置_。微型机中多采用C_二地址、单地址、零地址__混合方式的指令格式。 4． 并行处理技术已经成为计算机技术发展的主流。从原理上概括，主要有三种形式：

A__时间_并行，B_空间_并行，C_时间与空间_并行。 5． 总线有A_物理_特性、B_功能_特性、C_电气_特性、D时间特性，因此必须标准化。 6．多路型DMA控制器不仅在A_物理_上而且在B_逻辑_上可以连接多个设备，适合

于连接C_慢速_设备。

7．模4交叉存储器是一种A_并行_存储器，它有B_4__个存储模块，每个模块有它自己的地址存储器，和C_数据缓冲_寄存器。

8．向量处理机属于A_指令_____级并行的机器，它能较好的发挥B_流水线__技术的特性，新型向量处理机用C_多处理机_的体系结构。

三、设[x]

补

=x0.x1x2?xn 。 求证：x = -x0 +

?i?1nxi2

-i

证明：

当 x ≥ 0 时，x0 = 0 ，

[x]补 = 0.x1x2…xn =

?i?1n xi 2i =x

-

当 x < 0 时，x0= 1 ，

[x]补 = 1.x1x2…xn = 2+x 所以

x= 1.x1x2…xn - 2 = -1 + 0.x1x2…xn = -1 +

?i?1n xi 2i

-

综合上述两种情况，可得出：x = -x0 +

?i?1nxi2

-i

三、 设存储器容量为32字，字长64位，模块数m = 8，分别用顺序方式和交叉方式进行组织。存储周期T = 200ns,数据总线宽度为64位，总线周期τ = 50ns .问顺序存储

器和交叉存储器的带宽各是多少？ 解：信息总量： q = 64位 ×8 =512位

顺序存储器和交叉存储器读出4个字的时间分别是：

t2 = m T = 8×200ns =1.6×10–7 (s)

t1 = T + (m – 1)τ = 200 + 3×50 = 5.5 ×10–7 (s) 顺序存储器带宽是：

W1 = q / t2 = 32 ×107 （位/ S） 交叉存储器带宽是：

W2 = q / t1 = 93 ×107 （位/ S）

五、指令格式如下所示，OP为操作码字段，试分析指令格式特点。

31 26 22 18 17 16 15 0 OP 源寄存器 变址寄存器 偏移量 解（1）操作码字段为6位，可指定 26 = 64种操作，即64条指令。 （2）单字长（32）二地址指令。

（3）一个操作数在源寄存器（共16个），另一个操作数在存储器中（由变址寄 存器内容 + 偏移量决定），所以是RS型指令。 （4）这种指令结构用于访问存储器。

六、某计算机的数据通路如图1所示，其中M—主存， MBR—主存数据寄存器， MAR—

主存地址寄存器， R0-R3—通用寄存器， IR—指令寄存器， PC—程序计数器（具有自增能力）， C、D--暂存器， ALU—算术逻辑单元（此处做加法器看待）， 移位器—左移、右移、直通传送。所有双向箭头表示信息可以双向传送。 请按数据通路图画出“ADD（R1），（R2）+”指令的指令周期流程图。该指令的含义是两个数进行求和操作。其中源操作地址在寄存器R1中，目的操作数寻址方式为自增型寄存器间接寻址（先取地址后加1）。

图1

解：“ADD （R1），（R2）+”指令是SS型指令，两个操作数均在主存中。其中源操作数地址在R1中，所以是R1间接寻址。目的操作数地址在R2中，由R2间接寻址，但R2的内容在取出操作数以后要加1进行修改。指令周期流程图如下：

送指令地址

七、某机器的中断系统采用一级链路排队，优先级别由设备距

CPU的物理位置决定（近

高远低），如图2所示。DVC0是扫描仪，DVC1是打印机，。如在某一时刻，扫描仪和打印机均产生一个事件，试问IRQ线上的请求是由谁发出的？为什么？这个结论总是成立吗？

图2

解：当扫描仪和打印机同时产生一个事件时，IRQ上的请求是扫描仪发出的。因为

这种链路中排队的设备只有当其IEI为高时才能发出中断请求，且该设备有中断请求时，其IEO为低，因此其后面的设备就不可能发出中断请求信号。因此，当扫描仪和打印机同时产生一个事件时，只有扫描仪才能发出中断请求。 但如果扫描仪接口中的屏蔽触发被置位（禁止中断），则IRQ 上的请求信号将 是打印机发出的 。

八、刷新存储器的重要性能指标是它的带宽。实际工作时，显示适配器的几个功能部件要

采用刷新存储器的带宽。假定总带宽60%用于刷新屏幕，保留40%带宽用于其他非刷新功能。若显示工作方式采用分辨率为1024×1024，颜色深度为3B，刷新速率为72Hz，计算刷新存储器总带宽是多少？

解：刷新存储器容量＝分辨率×每个像素点颜色深度 ＝1024×1024×3B＝3MB

刷新存储器带宽＝刷新存储器容量×刷新速率 ＝3MB×72/S＝216MB/S

刷新存储器的总带宽应为 216MB/S×100/60＝360MB/S

九、如图3所示，8个处理机访问8个存储器，通过三级立方体互连网络连接，采用级控

方式。其中所有交换开关均为二功能（级控仪号为“0”时直通，为“1”时交换）。若级控信号为：①K0 K1 K2＝100 ②K0 K1 K2＝011，请列表说明两种情况下，对应8个处理机而实际连通的8个存储器的排列次序。

K0 K1 K201处01存23理23储45机45器67第0级 第1级 第2级 三级立方体互连网络

解：

输入排列 （处理机） 0 1 2 3 4 5 6 7 67

输出排列（存储器） K0 K1 K2＝100 K0 K1 K2＝011 4 1 5 0 6 4 7 5 0 2 1 3 2 7 3 6

本科生期末试卷 三

一． 选择题

1．冯·诺依曼机工作的基本方式的特点是_B_____。

A 多指令流单数据流 B 按地址访问并顺序执行指令 C 堆栈操作 D 存贮器按内容选择地址 2．在机器数__BC____中，零的表示形式是唯一的。 A 原码 B 补码 C 移码 D 反码

3．在定点二进制运算器中，减法运算一般通过___D___来实现。 A 原码运算的二进制减法器 B 补码运算的二进制减法器 C 原码运算的十进制加法器 D 补码运算的二进制加法器

4. 某计算机字长32位，其存储容量为4MB，若按半字编址，它的寻址范围是_C_____。 A 4MB B 2MB C 2M D 1M

5． 主存贮器和CPU之间增加cache的目的是___A___。

A 解决CPU和主存之间的速度匹配问题 B 扩大主存贮器容量 C 扩大CPU中通用寄存器的数量

D 既扩大主存贮器容量，又扩大CPU中通用寄存器的数量

6． 单地址指令中为了完成两个数的算术运算，除地址码指明的一个操作数外，另一个常需

采用_C_____。

A 堆栈寻址方式 B 立即寻址方式 C 隐含寻址方式 D 间接寻址方式 7． 同步控制是C_C_____。

A 只适用于CPU控制的方式 B 只适用于外围设备控制的方式 C 由统一时序信号控制的方式 D 所有指令执行时间都相同的方式 8．描述 PCI 总线中基本概念不正确的句子是_CD_____。 A. PCI 总线是一个与处理器无关的高速外围总线 B. PCI总线的基本传输机制是猝发式传送

C. PCI 设备一定是主设备 D. 系统中只允许有一条PCI总线 9． CRT的分辨率为1024×1024像素，像素的颜色数为256，则刷新存储器的容量为_B___。

A 512KB B 1MB C 256KB D 2MB 10．从处理数据的角度看，不存在并行性的是__A__。

A.字串位串 B. 字串位并 C. 字并位串 D. 字并位并

二． 填空题

1． 数的真值变成机器码可采用A.原码表示法，B.补码表示法C_反码_表示法，移码表示法。 2． 形成指令地址的方式，称为A.指令寻址方式，有B. 顺序_寻址和C.跳跃寻址。

3. CPU从A. 存储器_取出一条指令并执行这条指令的时间和称为B. 指令系统_。由于各种指令的操作功能不同，各种指令的指令周期是C. 不相同的___。 4. 微型机的标准总线从16位的A. _ISA_总线，发展到32位的B. EISA_总线和C. VISA总线，又进一步发展到64位的PCI总线。

5．并行性是计算机系统具有可以同时进行A_运算或操作的特性，它包括B_同时性与C_并发_性两种含义。

三.已知 x = - 0.01111 ，y = +0.11001，求 [ x ]补，[ -x ]补，[ y ]补，[ -y ]补，x + y = ？ ，

x – y = ？

解：[ x ]原 = 1.01111 [ x ]补 = 1.10001 所以 ：[ -x ]补 = 0.01111 [ y ]原 = 0.11001 [ y ]补 = 0.11001 所以 ：[ -y ]补 = 1.00111 [ x ]补 11.10001 [ x ]补 11.10001 + [ y ]补 00.11001 + [ -y ]补 11.00111 [ x + y ]补 00.01010 [ x - y ]补 10.11000

所以： x + y = +0.01010 因为符号位相异，结果发生溢出

四.假设机器字长16位，主存容量为128K字节，指令字长度为16位或32位，共有128条

指令，设计计算机指令格式，要求有直接、立即数、相对、基值、间接、变址六种寻址方式。 解：由已知条件，机器字长16位，主存容量128KB / 16= 64K字，因此MAR = 16位，共128条指令，故OP字段占7位。采用单字长和双字长两种指令格式，其中单字长指令用于算术逻辑和I / O类指令，双字长用于访问主存的指令。

15 9 5 4 3 2 1 0 OP R1 R2

15 9 8 6 5 3 2 0 OP X R2

D

寻址方式由寻址模式X定义如下： X = 000 直接寻址 E = D（64K） X = 001 立即数 D = 操作数

X = 010 相对寻址 E = PC + D PC = 16位 X = 011 基值寻址 E = Rb + D ，Rb =16 位 X = 100 间接寻址 E = （D）

X = 101 变址寻址 E = RX + D ，RX = 10位

五. 某机字长32位，常规设计的存储空间≤32M ，若将存储空间扩至256M，请提出一种

可能方案。

解：可采用多体交叉存取方案，即将主存分成8个相互独立、容量相同的模块M0，M1，M2，?M7，每个模块32M×32位。它各自具备一套地址寄存器、数据缓冲寄存器，各自以同等的方式与CPU传递信息，其组成结构如图B3.3：

图B3.3

CPU访问8个存贮模块，可采用两种方式：一种是在一个存取周期内，同时访问8个存贮模块，由存贮器控制器控制它们分时使用总线进行信息传递。另一种方式是：在存取周期内分时访问每个体，即经过1 / 8存取周期就访问一个模块。这样，对每个模块而言，从CPU给出访存操作命令直到读出信息，仍然是一个存取周期时间。而对CPU来说，它可以在一个存取周期内连续访问8个存贮体，各体的读写过程将重叠进行。

六. 图1所示的处理机逻辑框图中，有两条独立的总线和两个独立的存贮器。已知指令存

贮器IM最大容量为16384字（字长18位），数据存贮器DM最大容量是65536字（字

长16位）。各寄存器均有“打入”（Rin）和“送出”（Rout）控制命令，但图中未标出。

图1 设处理机指令格式为：

17 10 9 0 OP X 加法指令可写为“ADD X（R1）”。其功能是（AC0） + （（Ri） + X）→AC1，其中（（Ri）+ X）部分通过寻址方式指向数据存贮器，现取Ri为R1。试画出ADD指令从取指令开始到执行结束的操作序列图，写明基本操作步骤和相应的微操作控制信号。

解：加法指令“ADD X（Ri）”是一条隐含指令，其中一个操作数来自AC0，另一个操作数在数据存贮器中，地址由通用寄存器的内容（Ri）加上指令格式中的X量值决定，可认为这是一种变址寻址。因此，指令周期的操作流程图如图，相应的微操作控制信号列在框图外。

七. （9分）总线的一次信息传送过程大致分哪几个阶段？若采用同步定时协议，请画出

读数据的时序图来说明。

解：分五个阶段：请求总线，总线仲裁，寻址（目的地址），信息传送，状态返回（错误报告），如图5所示：

图5

八.图2是从实时角度观察到的中断嵌套。试问，这个中断系统可以实行几重

中断？并分析图2的中断过程。

图2

解：该中断系统可以实行5重中断，中断优先级的顺序是，优先权1最高，主程序 运行于最低优先权（优先权为6）。

图2中出现了4重中断。中断过程如下：主程序运行到T1时刻，响应优先权4的中断源的中断请求并进行中断服务；到T3时刻，优先权4的中断服务还未结束，但又出现了优先权3的中断源的中断请求；暂停优先权4的中断服务，而响应优先权3的中断。到T4时刻，又被优先权2的中断源所中断，直到T6时刻，返回优先权3的服务程序，到T7时刻，又被优先权1的中断源所中断，到T8时刻，优先权1的中断服务完毕，返回优先权3的服务程序，直到T10优先权3的中断服务结束，返回优先权4的服务程序，优先权4的服务程序到T11结束，最后返回主程序。

图2中，优先权3的服务程序被中断2次。而优先权5的中断未产生。

九. Amdahl定律给出加快某部件执行速度所获得的系统性能加速比SP的公式为

SP?1

(1?Fe)?Fe/Se 1）参数Fe、(1?Fe)、Se、SP的数值大小如何理解？

2）假设系统某部件的处理速度提高10倍，但该部件的原处理时间仅为整个运行时间的

45%，问采用加快措施后能使整个系统的性能提高多少？ 解：

1）Fe表示执行某个任务的总时间中改进部分的时间所占的百分比，Fe〈1。 （1-F）表示不可改进部分，总是小于1； 当Fe=0，即没有改进部分时，SP=1； 当Fe<>0，即有改进部分时，SP>1；

Se表示改进部分比没有采用改进措施前性能提高的倍数。

当Se→∞时，Se=1/（1-Fe）

2）根据题意 Fe=0.45, Se=10, 代入公式得

SP?

11==1.68

(1?Fe)?Fe/Se0.55?0.45/10

本科生期末试卷 四

一． 选择题

1. 现代计算机内部一般采用二进制形式，我国历史上的D______即反映了二值逻辑

的思想，它最早记载在______上，距今已有约______千年。 A. 八卦图、论衡、二 B. 算筹、周脾算经、二 C. 算筹、九章算术、一 D.八卦图、周易、三 2. 8位定点字长的字，采用2的补码表示时，一个字所能表示的整数范围是__A____。 A .–128 ~ +127 B. –127 ~ +127 C. –129 ~ +128 D.-128 ~ +128 3.下面浮点运算器的描述中正确的句子是：___AC___。 A. 浮点运算器可用阶码部件和尾数部件实现 B. 阶码部件可实现加、减、乘、除四种运算 C. 阶码部件只进行阶码相加、相减和比较操作 D. 尾数部件只进行乘法和减法运算

4. 某计算机字长16位，它的存贮容量是64KB，若按字编址，那么它的寻址范围是____B__。 A. 64K B. 32K C. 64KB D. 32 KB

5. 双端口存储器在__B____情况下会发生读/写冲突。

A. 左端口与右端口的地址码不同 B. 左端口与右端口的地址码相同 C. 左端口与右端口的数据码不同 D. 左端口与右端口的数据码相同 6. 寄存器间接寻址方式中，操作数处在B______。

A. 通用寄存器 B. 主存单元 C. 程序计数器 D. 堆栈 7. 微程序控制器中，机器指令与微指令的关系是_B_____。 A. 每一条机器指令由一条微指令来执行

B. 每一条机器指令由一段微指令编写的微程序来解释执行 C. 每一条机器指令组成的程序可由一条微指令来执行 D. 一条微指令由若干条机器指令组成

8. 描述 PCI 总线中基本概念正确的句子是___C___。 A. PCI 总线是一个与处理器无关的高速外围总线 B. PCI总线的基本传输机制是猝发式传送 C. PCI 设备一定是主设备

D. 系统中只允许有一条PCI总线

9. 一张3.5寸软盘的存储容量为_A_____MB，每个扇区存储的固定数据是______。 A. 1.44MB ，512B B. 1MB，1024B C .2MB， 256B D .1.44MB，512KB 10. 从执行程序的角度看，并行性等级最高的是___D___。

A. 指令内部并行 B.指令级并行

C.作业或程序级并行 D.任务级或过程级并行

二 填空题

1. 2000年超级计算机浮点最高运算速度达到每秒A.10000亿次次。我国的B._神威号计算机的运算速度达到C. 3840亿次，使我国成为美国、日本后第三个拥有高速计算机的国家。

2. 一个定点数由A.符号位和B. 数值域两部分组成。根据小数点位置不同，定点数有

C.纯小数_和纯整数之分。

3.对存储器的要求是A. 容量大，B.速度快_，C. _成本低_。为了解决这三方面的矛盾 4.当今的CPU 芯片除了包括定点运算器和控制器外，还包括A. Cache，B. 浮点运算器和C. 存储管理等部件。

5. 计算机系统中,可以采用两类并行方法,一类是A_处理数据方面的并行性, 二类是B_执行程序_方面的并行性。

三. 设[x]

补

=x0.x1x2?xn 。 求证：x = -x0 +

?i?1nxi2

-i

证明：

当 x ≥ 0 时，x0 = 0 ，

[x]补 = 0.x1x2…xn =

?i?1n xi 2i =x

-

当 x < 0 时，x0= 1 ，

[x]补 = 1.x1x2…xn = 2+x 所以

x= 1.x1x2…xn - 2 = -1 + 0.x1x2…xn = -1 +

?i?1n xi 2i

-

综合上述两种情况，可得出：x = -x0 +

?i?1nxi2

-i

四.已知X=-0.01111，Y=+0.11001，求[X]补，[-X]补，[Y]补，[-Y]补，X+Y=？，X-Y=？

解：[X]原=1.01111 [X]补=1.10001 ?[-X]补=0.01111 [Y]原=0.11001 [Y]补=0.11001 ? [-Y]补=1.00111 [X]补 11.10001 + [Y]补 00.11001 [X+Y]补 00.01010

?X+Y=+0.01010

[X]补 11.10001 + [-Y]补 11.00111 [X-Y]补 10.11000

因为符号位相异，所以结果发生溢出。

五.以知cache 命中率 H=0.98，主存比

cache 慢4倍，以知主存存取周期为200ns，求

cache/主存的效率和平均访问时间。

解： R=Tm/Tc=4；Tc=Tm/4=50ns

E=1/[R+（1-R）H]=1/[4+（1-4）×0.98]=0.94 Ta=Tc/E=Tc×[4-3×0.98]= 50×1.06=53ns。

六．某计算机有8条微指令I1—I8，每条微指令所包含的微命令控制信号见下表所示，a—j

分别对应10种不同性质的微命令信号。假设一条微指令的控制字段仅限8位，请安排微指令的控制字段格式。

解：为了压缩指令字的长度，必须设法把一个微指令周期中的互斥性微命令信号组合在一个小组中，进行分组译码。

经分析，（e ,f ,h）和（b, i, j）可分别组成两个小组或两个字段，然后进行译码，可得六个微命令信号，剩下的a, c, d, g 四个微命令信号可进行直接控制，其整个控制字段组成如下：

01 e 01 b 直接控制 10 f 10 i a c d g 11 h 11 j × × × × × × × × 4位 2位 2位

七．参见图，这是一个二维中断系统，请问：

（1） 在中断情况下，CPU和设备的优先级如何考虑？请按降序排列各设备的中断优先级。 （2） 若CPU现执行设备B的中断服务程序，IM0,IM1,IM2的状态是什么？如果CPU的执行设

备D的中断服务程序，IM0,IM1,IM2的状态又是什么？

（3） 每一级的IM能否对某个优先级的个别设备单独进行屏蔽？如果不能，采取什么方法

可达到目的？

（4）若设备C一提出中断请求，CPU立即进行响应，如何调整才能满足此要求？

解：

（1） 在中断情况下，CPU的优先级最低。各设备优先级次序是：A-B-C-D-E-F-G-H-I-CPU （2） 执行设备B的中断服务程序时IM0IM1IM2=111；执行设备D的中断服务程序时

IM0IM1IM2=011。

（3） 每一级的IM标志不能对某优先级的个别设备进行单独屏蔽。可将接口中的BI（中断

允许）标志清“0”，它禁止设备发出中断请求。

（4） 要使C的中断请求及时得到响应，可将C从第二级取出，单独放在第三级上，使第

三级的优先级最高，即令IM3=0即可 。

八． 磁盘、磁带、打印机三个设备同时工作。磁盘以20μ

s的间隔发DMA请求，磁带以

30μs的间隔发DMA请求，打印机以120μs的间隔发DMA请求，假设DMA控制器每完成一次DMA传输所需时间为2μs，画出多路DMA控制器工作时空图。 解：答案如图1

图1

九．请用块结构语言语言Cobegin-Coend写出图中所示嵌套并行算法优先关系图的程序。

S0S2S1S3S4S5S6S7S8S9S11S10S12嵌套并行算法优先关系图

解：begin S0;

Cobegin S1; Begin S2；

Cobegin S3;S4;S5;S6;S7;S8;S9; Coend S10; end S11; Coend

S12; end

本科生期末试卷 五

一． 选择题

1．对计算机的产生有重要影响的是：__B____。

A 牛顿、维纳、图灵 B 莱布尼兹、布尔、图灵 C 巴贝奇、维纳、麦克斯韦 D 莱布尼兹、布尔、克雷

2．假定下列字符码中有奇偶校验位，但没有数据错误，采用偶校校验的字符码是__D____。 A 11001011 B 11010110 C 11000001 D 11001001

3．按其数据流的传递过程和控制节拍来看，阵列乘法器可认为是_B_____。 A 全串行运算的乘法器 B 全并行运算的乘法器 C 串—并行运算的乘法器 D 并—串型运算的乘法器

4．某计算机字长32位，其存储容量为16MB，若按双字编址，它的寻址范围是__B____。 A 16MB B 2M C 8MB D 16M 5．双端口存储器在_B_____情况下会发生读 / 写冲突。

A 左端口与右端口的地址码不同 B 左端口与右端口的地址码相同 C 左端口与右端口的数据码相同 D 左端口与右端口的数据码不同 6．程序控制类指令的功能是___D___。

A 进行算术运算和逻辑运算 B 进行主存与CPU之间的数据传送 C 进行CPU和I / O设备之间的数据传送 D 改变程序执行顺序

7．由于CPU内部的操作速度较快，而CPU访问一次主存所花的时间较长，因此机器周期 通常用_A_____来规定。

A 主存中读取一个指令字的最短时间 B 主存中读取一个数据字的最长时间 C 主存中写入一个数据字的平均时间 D 主存中读取一个数据字的平均时间 8．系统总线中控制线的功能是_A_____。

A 提供主存、I / O接口设备的控制信号响应信号 B 提供数据信息 C 提供时序信号 D 提供主存、I / O接口设备的响应信号

9．互联网络是由B______按照一定的拓扑结构和控制方式构成的网络。 A. 普通电缆 B.高速开关元件 C. 存储器 D.商用Internet网

10．IEEE1394的高速特性适合于新型高速硬盘和多媒体数据传送，它的数据传输率可以是 ABC______。

A 100兆位 / 秒 B 200兆位 / 秒 C 400兆位 / 秒 D 300兆位 / 秒

二． 填空题

1． Cache是一种A.高速缓冲存储器，是为了解决CPU和主存之间B.速度不匹配而采用的一项重要硬件技术。现发展为多级cache体系，C. 指令cache与数据cache 分设体系。 2． RISC指令系统的最大特点是：A.指令条数少；B.指令长度固定;C.指令格式和寻址方式种类少。只有取数 / 存数指令访问存储器。 3． 并行处理技术已成为计算计技术发展的主流。它可贯穿于信息加工的各个步骤和阶段。 概括起来，主要有三种形式A. 时间并行；B.空间并行；C.时间 + 空间并行并行。 4. 软磁盘和硬磁盘的A.存储_原理与B.记录方式基本相同，但在C.结构和性能上存在较大差别。

5．流水CPU是以A.时间并行性为原理构造的处理器，是一种非常B. 经济而实用_的并行技术。目前的C. 高性能微处理器几乎无一例外的使用了流水技术。

三.CPU执行一段程序时，cache完成存取的次数为3800次，主存完成存取的次数为200次，

已知cache存取周期为50ns,主存为250ns,求cache / 主存系统的效率和平均访问时间。 解 ：命中率 H = Ne / （NC + Nm） = 3800 / (3800 + 200) = 0.95

主存慢于cache的倍率 ：r = tm / tc = 250ns / 50ns = 5

访问效率 ：e = 1 / [r + (1 – r)H] = 1 / [5 + (1 – 5)×0.95] = 83.3% 平均访问时间 ：ta = tc / e = 50ns / 0.833 = 60ns

四.某加法器进位链小组信号为C4C3C2C1 ，低位来的信号为C0 ，请分别按下述两种方式写

出C4C3C2C1的逻辑表达式。

（1） 串行进位方式 （2） 并行进位方式 解 ：（1）串行进位方式：

C1 = G1 + P1 C0 其中： G1 = A1 B1 ，P1 = A1⊕B1

C2 = G2 + P2 C1 G2 = A2 B2 ，P2 = A2⊕B2 C3 = G3 + P3 C2 G3 = A3 B3 , P3 = A3⊕B3

C4 = G4 + P4 C3 G4 = A4 B4 , P4 = A4⊕B4

(2) 并行进位方式：

C1 = G1 + P1 C0

C2 = G2 + P2 G1 + P2 P1 C0

C3 = G3 + P3 G2 + P3 P2 G1 + P3 P2 P1 C0

C4 = G4 + P4 G3 + P4 P3 G2 + P4P3 P2 G1 + P4 P3 P2 P1 C0

五.图1所示为存贮器的地址空间分布图和存贮器的地址译码电路，后者可在A组跨接端和

B组跨接端之间分别进行接线。74LS139是 2 ：4译码器，使能端G接地表示译码器处于正常译码状态。

图1

要求：完成A组跨接端与B组跨接端内部的正确连接，以便使地址译码电路按图的要求正确寻址。

解：根据图1中已知，ROM1的空间地址为0000H——3FFFH，ROM2的地址空 间地址为4000H——7FFFH，RAM1的地址空间为C000H——DFFFH，RAM2的地址空间为E000H——FFFFH。

对应上述空间，地址码最高4位A15——A12状态如下：

0000——0011 ROM1 0100——0111 ROM2 1100——1101 RAM1 1110——1111 RAM2

2 ：4译码器对A15A14两位进行译码，产生四路输出，其中 ：y0 = 00 对应ROM1 ，

y1 = 01对应ROM2 ，y3 = 11 对应 RAM1和RAM2。然后用A13区分是RAM1（A13 = 0） 还是RAM2（A13 = 1），此处采用部分译码。

由此，两组端子的连接方法如下：

1——6， 2——5， 3——7， 8——12， 11——14， 9———13

六．

运算器结构如图2所示，R1 ，R2，R3 是三个寄存器，A和B是两个三选一的多路

开关，通路的选择由AS0 ,AS1 和BS0 ，BS1端控制，例如BS0BS1 = 11时，选择R3 ，BS0BS1 = 01时，选择R1??，ALU是算术 / 逻辑单元。S1S2为它的两个操作控制端。其功能如下：

S1S2 = 00时，ALU输出 = A S1S2 = 01时，ALU输出 = A + B S1S2 = 10时，ALU输出 = A – B S1S2 = 11时，ALU输出 = A⊕B

请设计控制运算器通路的微指令格式。

图2

解： 采用水平微指令格式，且直接控制方式，顺序控制字段假设4位，其中一位判别测试位：

2位 2位 2位 3位 1位 3位 AS0 AS1 S1 S2 BS0 BS1 LDR1，LDR2 ，LDR3 P μAR1，μAR2，μAR3

←——————————直接控制———————————→ ←——顺序控制 当P = 0时，直接用μAR1——μAR3形成下一个微地址。

当P = 1时，对μAR3进行修改后形成下一个微地址。

七.集中式仲裁有几种方式？画出独立请求方式的逻辑图，说明其工作原理。 解 ：有三种方式：链式查询方式、计数器定时查询方式、独立请求方式。 独立请求方式结构图如图2：

八.单级中断中，采用串行排队链法来实现具有公共请求线的中断优先级识别，请画出中断

向量为001010，001011，001000三个设备的判优识别逻辑图。

解：令中断向量001010为A设备，001011为B设备，001000为C设备，三个设备的判优识别，逻辑图如图3：

图3

九. 假设使用50台多处理机系统获得加速比40，求原计算程序中串行部分所占的比例是多

少？

解：设加速比Sp，可加速部分的比例Fe，理论加速比Se，根据Amdahl定律有：

SP?1

(1?Fe)?Fe/Se为简单化，假设程序只在两种模式下运行：①使用所有处理机的并行程模式；②只用一台处理机的串行模式。又假设并行模式下的理论加速比Se即为多处理机的台数，加速部分的比例Fe即并行部分所占的比例， 已知Sp＝40; Se＝50,代入上式有： 40＝

1

(1?Fe)?Fe/50求得并行部分所占比例 Fe＝99.49％ 串行部分所占比例 1－Fe＝0.51％

本科生期末试卷六

一． 选择题

1．完整的计算机应包括__D____。 A 运算器、存储器、控制器 ； B 外部设备和主机 ； C 主机和实用程序 ；

D 配套的硬件设备和软件系统 ；

2．用64位字长（其中1位符号位）表示定点整数时，所能表示的数值范围是_B_____。 A [ 0，264 – 1 ] B [ 0，263 – 1 ] C [ 0，262 – 1 ] D [ 0，263 ]

3．四片74181ALU和1片74182CLA器件相配合，具有如下进位传递功能___B___。 A 行波进位 ；

B 组内先行进位，组间先行进位 ； C 组内先行进位，组间行波进位 ； D 组内行波进位，组间先行进位 ；

4．某机字长32位，存储容量为 1MB，若按字编址，它的寻址范围是_C_____。 A 1M B 512KB C 256K D 256KB

5．某一RAM芯片，其容量为512×8位，包括电源和接地端，该芯片引出线的最小数目应是_D_____。

A 23 B 25 C 50 D 19

6．堆栈寻址方式中，设A为通用寄存器，SP为堆栈指示器，MSP为SP指示器的栈顶单元，如果操作的动作是：（A）→MSP ，（SP）- 1 →SP ，那么出栈的动作应是_B_____。 A （MSP）→A， （SP） + 1→SP ； B （SP） + 1→SP ，（MSP）→A ； C （SP） - 1→SP ，（MSP）→A ； D （MSP）→A ，（SP） - 1→SP ； 7．指令周期是指_C_____。

A CPU从主存取出一条指令的时间 ； B CPU执行一条指令的时间 ；

C CPU从主存取出一条指令加上CPU执行这条指令的时间 ； D 时钟周期时间 ；

8．在A______的微型计算机系统中，外设可和主存贮器单元统一编址 ，因此可以不使用I /

O指令。

A 单总线 B 双总线 C 三总线 D 多总线

9．在微型机系统中，外围设备通过_A_____与主板的系统总线相连接。 A 适配器 B 设备控制器 C 计数器 D 寄存器 10．在以下静态互联网络拓扑结构中，不属于对称拓扑结构的是___D___。

A.环网 B. 循环移数网 C. 全连接网 D.二叉数网

二． 填空题

1．按IEEE764标准，一个浮点数由A.符号位_，阶码E ，尾数m 三部分组成。其中阶码E

的值等于指数的B.基址______加上一个固定C._偏移量_____。

2．存储器的技术指标有A.存储容量，B.存储时间__，C._存储周期_，和存储器带宽。 3．指令操作码字段表征指令的A.操作 ，特征与功能_，而地址码字段指示B. 数的地址 操作_。微小型机多采用 C.__ .二地址，单地址，零地址混合方式的指令格式。 4．总线有A物理特性，B._功能特性，电气特性，C._时间特性。

5.根据多机系统中各机器之间物理连接的紧密程度与交互能力的强弱，多机系统分为A_紧耦合 系统和B_松耦合系统两大类。

三．设有两个浮点数 N = 2

1

j1

× S1 , N2 = 2 × S2 ,其中阶码2位，阶符1位，尾数

j2

四位，数符一位。设 ：j1 = (-10 )2 ,S1 = ( +0.1001)2 j2 = (+10 )2 ,S2 = ( +0.1011)2 求：N1 ×N2 ，写出运算步骤及结果，积的尾数占4位，要规格化结果，用原码阵列乘法器求尾数之积。 （1）浮点乘法规则：

j1j2（j1j2）

N1 ×N2 =（ 2 ×S1）× （2 × S2） = 2+ ×（S1×S2）

（2） 码求和： j1 + j2 = 0

（3） 尾数相乘：

被乘数S1 =0.1001，令乘数S2 = 0.1011，尾数绝对值相乘得积的绝对值，积的符号位 =

0

0⊕0 = 0。按无符号阵乘法器运算得：N1 ×N2 = 2×0.01100011 （4）尾数规格化、舍入（尾数四位）

（-01）

N1 ×N2 = （+ 0.01100011）2 = （+0.1100）2×22

四.已知某8位机的主存采用半导体存贮器，地址码为18位，若使用4K×4位RAM芯片组

成该机所允许的最大主存空间，并选用模块条的形式，问：

（1）若每个摸条为32K×8位，共需几个模块条？ （2）每个模块内共有多少片RAM芯片？

（3）主存共需多少RAM芯片？CPU如何选择各模块条？

18

解：（1）由于主存地址码给定18位，所以最大存储空间为2 = 256K，主存的最大 容量为256KB。现每个模块条的存储容量为32KB，所以主存共需256KB / 32KB = 8 块板。

（2） 每个模块条的存储容量为32KB，现使用4K×4位的RAM芯片拼成4K×8 位（共8组），用地址码的低12（A0——A11）直接接到芯片地址输入端，然后用地址的高3位（A14——A12）通过3 ：8译码器输出分别接到8组芯片的选片端。共有8×2 = 16个RAM。 （3） 据前面所得，共需8个模条，每个模条上有16片芯片，故主存共需8×16 =128片RAM芯片。

五.已知X=-0.01111，Y=+0.11001，求[X]补，[-X]补，[Y]补，[-Y]补，X+Y=？，X-Y=？

解：[X]原=1.01111 [X]补=1.10001 ?[-X]补=0.01111 [Y]原=0.11001 [Y]补=0.11001 ? [-Y]补=1.00111 [X]补 11.10001 + [Y]补 00.11001

[X+Y]补 00.01010 ? X+Y=+0.01010

[X]补 11.10001 + [-Y]补 11.00111 [X-Y]补 10.11000

因为符号位相异，所以结果发生溢出。

六.某计算机有如下部件：ALU，移位器，主存

M，主存数据寄存器MDR，主存地址寄存器

MAR，指令寄存器IR，通用寄存器R0——R3 ，暂存器C和D。 （1）请将各逻辑部件组成一个数据通路，并标明数据流向。 （2）画出“ADD R1，（R2）”指令的指令周期流程图，指令功能是 （R1）+（（R2））→R1。 IR R0 MDR 移位器

PC R1

ALU C R2

D R3 MAR

图2 解：（1）各功能部件联结成如图所示数据通路：

M

移位器 IR PC C D R0 R1 R2 R3 MDR ALU +1

M MAR

图 4

（2）此指令为RS型指令，一个操作数在R1中，另一个操作数在R2为地址的内存单元中，相加结果放在R1中。 送当前指令地址到MAR

（PC ）→ MAR 取当前指令到IR， M→MDR→IR，（PC）+ 1 PC + 1，为取下条指令做好准备 译码 （ R 1 ）→ C

①取R操作数→C暂存器。

12

（ R 2 ）→ ②R中的内容是内存地址 MAR M → MDR → D ③从内存取出数→D暂存器

（C）+（D）→R1 ④暂存器C和D中的数相加后送R1

图 5

七．

集中式仲裁有几种方式？画出计数器定时查询方式的逻辑结构图，说明其工作原

理。

解：有三种方式：链式查询方式，计数器定时查询方式，独立请求方式。 计数器定时查询方式逻辑结构图如下：

图 6

八．

刷存的主要性能指标是它的带宽。实际工作时显示适配器的几个功能部分要争用刷

存的带宽。假定总带宽的50%用于刷新屏幕，保留50%带宽用于其他非刷新功能。 （1） 若显示工作方式采用分辨率为1024×768，颜色深度为3B，帧频（刷新速率）为

72HZ，计算总带宽。

（2） 为达到这样高的刷存带宽，应采取何种技术措施？ 解：（1）因为 刷新所需带宽 = 分辨率 × 每个像素点颜色深度 × 刷新速度

所以 1024 × 768 × 3B × 72 / S × 100/50= 324MB / S （2）为达到这样高的刷存带宽，可采用如下技术措施： 1．使用高速的DRAM芯片组成刷存。 2．刷存采用多体交错结构。

3．刷存内显示控制器的内部总线宽度由32位提高到64位，甚至到128位。 4．刷存采用双端口存储器结构，将刷新端口与更新端口分开。

九．1）画出用2×2开关和均匀洗牌作为级间连接模式构成的8×8 Omega网络。

2）一个n输入的Omega网络需要（ ）级2×2开关？每级要用（ ）个开关模块？网络共需（ ）个开关模块？每个开关模块采用何种控制方式？并用n=８进行验证。 解：1)

输入 第0级 第1级 第2级 输出012345672) 一个n输入的Omega网络需要（log2n）级2×2开头

n=8时，需要log28=3级。

每级需要（n/2）个开头模块。n=８时，８/2=４个。

01234567

网络共需（（nlog2n.）/2）个开关。n=８时，(８log28.）/2＝１２

需１2个开关模块。

每个模块采用单元控制方式，它有直送、交叉、上播、下播四种传送路径

w 本科生期末试卷七

一 选择题

1． 至今为止，计算机中的所有信息仍以二进制方式表示的理由是C______。

A．节约元件； B 运算速度快； C 物理器件的性能决定 ； D 信息处理方便； 2． 用32位字长（其中1位符号位）表示定点小数是，所能表示的数值范围是__B____。

-32-31-30

A [0，1 – 2] B [0，1 – 2] C [0，1 – 2] D [0，1] 3． 已知X为整数，且[X]补 = 10011011，则X的十进制数值是_B_____。

A +155 B –101 C –155 D +101

4． 主存储器是计算机系统的记忆设备，它主要用来__C____。

A 存放数据 B 存放程序 C 存放数据和程序 D 存放微程序

5． 微型计算机系统中 ，操作系统保存在硬盘上，其主存储器应该采用__C___。

A RAM B ROM C RAM和ROM D CCP 6． 指令系统采用不同寻址方式的目的是__B____。

A 实现存贮程序和程序控制；

B 缩短指令长度，扩大寻址空间，提高编程灵活性；。 C 可直接访问外存；

D 提供扩展操作码的可能并降低指令译码的难度； 7． 在CPU中跟踪指令后继地址的寄存器是_B_____。

A 主存地址寄存器 B 程序计数器 C 指令寄存器 D 状态条件寄存器 8． 系统总线地址的功能是D______。

A 选择主存单元地址；

B 选择进行信息传输的设备； C 选择外存地址；

D 指定主存和I / O设备接口电路的地址；

9.在常用的三种动态互联网络中，构造简单、价格较低、带宽较窄的是_C_____。 A. 总线网络 B. 多级网络 C.交叉开关网络

10．采用DMA方式传送数据时，每传送一个数据就要用一个__C____时间。 A.指令周期 B.机器周期 C.存储周期 D.总线周期

二、填空题

1.指令格式中，地址码字段是通过A._寻址方式来体现的，因为通过某种方式的变换，可以给出B.操作数有效地址。常用的指令格式有零地址指令、单地址指令、C._二地址指_三种. 2.双端口存储器和多模块交叉存储器属于A并行存储器结构.前者采用B空间并行技术,后者采用C.时间并行技术.

3.硬布线控制器的基本思想是:某一微操作控制信号是A_指令操作码译码输出,B时序信号和C.状态条件信号的逻辑函数.

4.当代流行的标准总线追求与A.结构、B.CPU、C._技术_无关的开发标准。

5. 互连网络是由A_高速开关元件按照一定的 B_拓扑_结构和 C控制方式构成网络。

三．求证：[x]

补

- [y]补 = [x]补 +[-y]补

因为 [x]补 + [y]补 = [x + y]补

所以 [y]补 = [x + y]补 - [x]补 ① 又 [x-y]补 = [x+（-y）]补 = [x]补 + [-y]补 所以 [-y]补= [x-y]补 - [x]补 ② 将①和②相加，得

[y]补 + [-y]补 = [x + y]补+ [x - y]补- [x]补- [x]补 = [x + y + x - y]补- [x]补- [x]补 = [x + x]补- [x]补- [x]补 = 0 所以 [-y]补 = -[y]补

四．CPU执行一段程序时，cache完成存取的次数为5000次，主存完成存取的次数为200

次。已知cache存取周期为40ns，主存存取周期为160ns。求： 1．Cache 命中率H。

2．Cache/主存系统的访问效率e。 3．平均访问时间Ta。

解：① 命中率 H = Nc/（Nc+Nm） = 5000/（5000+2000）=5000/5200=0.96 ② 主存慢于cache的倍率 R = Tm/Tc=160ns/40ns=4

访问效率：

ｅ＝ １／［ｒ＋（１－ｒ）Ｈ］＝１／［４+（１－４）×０.９６］ ＝８９.３℅

③ 平均访问时间 Ｔａ＝Ｔｃ／ｅ＝４０／０.８９３＝４５nｓ

五．指令格式如下所示，OP为操作码字段，试分析指令格式的特点。

15 10 7 4 3 0 OP 源寄存器 基值寄存器 位移量（ 16 位） 解：（1）双字长二地址指令，用于访问存储器。

（2）操作码字段OP为6位，可以指定26 = 64种操作。 （3）一个操作数在源寄存器（共16个），另一个操作数在存储器中（由基值寄存器

和位移量决定），所以是RS型指令。

六．某机运算器框图如图1所示，其中ALU由通用函数发生器组成，M1—M3为多路开关，

采用微程序控制，若用微指令对该运算器要求的所有控制信号进行微指令编码的格式设

计，列出各控制字段的编码表。

图1

解：当24个控制信号全部用微指令产生时，可采用字段译码法进行编码控制，采用的微指令格式如下（其中目地操作数字段与打入信号段可结合并公用，后者加上节拍脉冲控制即可）。

3位 3位 5位 4位 3位 2位 ××× ××× ××××× ×××× ××× ×× X 目的操作数 源操作数 运算操作 移动操作 直接控制 判别 下址字段

编码表如下：

目的操作数字段 源操作数字段 运算操作字段 移位门字段 直接控制字段 001 a, LDR0 010 b, LDR1 011 c, LDR2 100 d, LDR3

001 e 010 f 011 g 100 h MS0S1S2S3 L, R, S, N i, j, +1 七.PCI

总线周期类型可指定多少种总线命令？实际给出多少种？请说明存储器读 / 写总

线周期的功能。

解：可指定16种，实际给出12种。

存储器读 / 写总线周期以猝发式传送为基本机制，一次猝发式传送总线周期通常由

一个地址周期和一个或几个数据周期组成。存储器读 / 写周期的解释，取决于PCI

总线上的存储器控制器是否支持存储器 / cache之间的PCI传输协议。如果支持，则存储器读 / 写一般是通过cache来进行；否则，是以数据非缓存方式来传输。

八．试分析图2所示写电流波形属于何种记录方式。

图2 八．解：

（1）是调频制（FM）； （2）是改进调频制（MFM）； （3）是调相制（PE）；

（4）是调频制（FM）； （5）是不归零制（NRZ）； 是“见1就翻制”（NRZ1）。

九．1）画出三级立方体互连网络连接图，输入输出都是处理机。

2）若级控信号为K0 K1 K2＝100，输入4号处理机与输出几号处理机相连。 九．解：1)

K0 K1 K201处01处23理23理45机45机67第0级 第1级 第2级 2）输入4号处理机与输出2号处理机相连

67

本科生期末试卷八

一．选择题

1．某寄存器中的值有时是地址，因此只有计算机的__C____才能识别它。 A 译码器 B 判断程序 C 指令 D 时序信号

2．用16位字长（其中1位符号位）表示定点整数时，所能表示的数值范围是__B____。 A [ 0，216 – 1 ] B [ 0，215 – 1 ] C [ 0，214 – 1 ] D [0，215 ]

3．在定点运算器中，无论采用双符号位还是单符号位，必须有_C_____，它一般用______来实现。A 译码电路， 与非门 ；B 编码电路， 或非门 ；

C 溢出判断电路 ，异或门 ；D 移位电路， 与或非门 ；

4．某SRAM芯片，其容量为512×8位，包括电源端和接地端，该芯片引出线的最小数目 应为___D___A 23 B 25 C 50 D 19

5．以下四种类型的半导体存储器中，以传输同样多的字为比较条件，则读出数据传输率最 高的是___c___ A DRAMC B SRAM C 闪速存储器 D EPROM 6．指令的寻址方式有顺序和跳跃两种方式，采用跳跃寻址方式，可以实现___D___。 A 堆栈寻址 ； B 程序的条件转移 ；

C 程序的无条件转移 ； D 程序的条件转移或无条件转移 ； 7．异步控制常用于_A_____作为其主要控制方式。

A 在单总线结构计算机中访问主存与外围设备时 ； B 微型机的CPU中 ； C 硬布线控制器中 ；D 微程序控制器中 ；

8．向量处理机采用流水方式计算，因此以下三种向量处理方法中不宜采用的方法是__A____。 A. 横向处理 B. 纵向处理 C. 纵横处理 9．磁盘驱动器向盘片磁层记录数据时采用B______方式写入。

A 并行 B 串行 C 并行—串行 D 串行—并行 10．IEEE1394所以能实现数据传送的实时性，是因为__C____。

A 除异步传送外，还提供等步传送方式 ； B 提高了时钟频率 ；C 除优先权仲裁外，还提供均等仲裁，紧急仲裁两种总线仲裁方式 ； 二．填空题

1． RISC CPU是克服CISC机器缺点的基础上发展起来的，它具有的三个基本要素是：（1） 一个有限的A简单指令系统；（2） CPU配备大量的B.通用寄存器；（3） 强调C指令流水线的优化。 2． 总线仲裁部件通过采用A. 优先级策略或B._公平策略，选择其中一个主设备作为总线的

下一次主方，接管C.总线控制权。

3.重写型光盘分A.磁光盘和B.相变盘两种，用户可对这类光盘进行C. 随机写入、擦除或重写信息。

4．多个用户公享主存时，系统应提供A._ 存储保护_____。通常采用的方法是B. 存储区域 _保护和C.访问方式_保护，并用硬件来实现。

5．静态互连网络是处理单元间有着A_固定_ 连接的一类网络，在程序执行期间，这种 B点到点的链接保持不变。

三．设[x]补=x0.x1x2…xn，求证：

0, 1> x ≥ 0 [x]补=2x0+x，其中x0=

1 , 0 > x > -1

证明：当1 > x ≥0时，即x为正小数，则 1 > [ x ]补 = x ≥0 因为正数的补码等于正数本身，所以 1 > x 0.x1x2?xn ≥0 ， x0 = 0

当1 > x > - 1时，即x为负小数，根据补码定义有： 2 > [ x ]补 = 2 + x > 1 （mod2） 即 2 > x0.x1x2?xn > 1 ，xn= 1 所以 正数： 符号位 x0 = 0 负数： 符号位 x0 = 1{

若 1 > x≥0 ， x0 = 0，则 [ x ]补 = 2 x0 + x = x 若 - 1 < x < 0， x0 = 1，则 [ x ]补 = 2 x0 + x = 2 + x 0, 1> x ≥ 0 所以有 [ x ]补 = 2 x0 + x ，x0 =

1 , 0 > x > -1 四．如图1表示用快表（页表）的虚实地址转换条件，快表放在相联存贮

器中，其容量为8个存贮单元，问：

（1）当CPU按虚地址1去访问主存时主存的实地址码是多少？ （2）当CPU按虚地址2去访问主存时主存的实地址码是多少？

（3）当CPU按虚地址3去访问主存时主存的实地址码是多少？

页号 33 25 7 6 4 15 5 30 该页在主存中的起始地址 42000 38000 96000 60000 40000 80000 50000 70000 虚拟地址 页号 页内地址 1

2

3

15 7 48

0516 0128 0324 图1 解：（1）用虚拟地址为1的页号15作为快表检索项，查得页号为15的页在主存中 的起始地址为80000，故将80000与虚拟地址中的页内地址码0324相加， 求得主存实地址码为80324。

（2） 主存实地址码 = 96000 + 0128 = 96128 （3） 虚拟地址3的页号为48，当用48作检索项在快表中检索时，没有检索到页号

为48的页面，此时操作系统暂停用户作业程序的执行，转去执行查页表程序。如该页面在主存中，则将该页号及该页在主存中的起始地址写入主存；如该页面不存在，则操作系统要将该页面从外存调入主存，然后将页号及其在主存中的起始地址写入快表。

五．

某微机的指令格式如下所示：

15 10 9 8 7 0 操作码 X D D: 位移量 X:寻址特征位

X=00：直接寻址；

X=01：用变址寄存器X1进行变址； X=10：用变址寄存器X2进行变址； X=11：相对寻址

设（PC）=1234 H,( X1)=0037H,( X2)=1122H(H代表十六进制数)，请确定下列指令的有效地址。①4420H ②2244H ③1322H ④3521H ⑤6723H 解: 1）X=00 , D=20H ,有效地址E=20H

2) X=10 , D=44H ,有效地址E=1122H+44H=1166H 3) X=11 , D=22H ,有效地址E=1234H+22H=1256H 4) X=01 , D=21H ,有效地址E=0037H+21H=0058H 5）X=11 , D=23H ,有效地址 E=1234H+23H=1257H

六．

图2给出了微程序控制的部分微指令序列，图中每一框代表一条微指令。分支点a

由指令寄存器IR5 ，IR6两位决定，分支点b由条件码标志c决定。现采用断定方式实现微程序的程序控制，已知微地址寄存器长度为8位，要求： （1）设计实现该微指令序列的微指令字顺序控制字段的格式。 （2）画出微地址转移逻辑图。 解：（1）已知微地址寄存器长度为8位，故推知控存容量为256单元。所给条件中微程序有两处分支转移。如不考虑他分支转移，则需要判别测试位P1 ，P2（直接控制），故顺序控制字段共10位，其格式如下,AI表示微地址寄存器： P1 P2 A1,A2 ? A8 判别字段 下地址字段

（2）转移逻辑表达式如下：A8 = P1·IR6·T4 A7 = P1·IR5·T4 A6 = P2·C0·T4

其中T4为节拍脉冲信号。在P1条件下，当IR6 = 1时，T4脉冲到来时微地址寄存器的第8位A8将置“1”，从而将该位由“0”修改为“1”。如果IR6 = 0，则A8的“0”状态保持不变，A7，A6 的修改也类似。

根据转移逻辑表达式，很容易画出转移逻辑电路图，可用触发器强制端实现。

图3

七．

某磁盘存贮器转速为3000转 / 分，共有4个记录面，每毫米5道，每道记录信息

为12288字节，最小磁道直径为230mm，共有275道。问： （1）磁盘存贮器的容量是多少？

（2）最高位密度与最低位密度是多少？ （3）磁盘数据传输率是多少？ （4）平均等待时间是多少？

（5）给出一个磁盘地址格式方案。 解：

（1）每道记录信息容量 = 12288字节

每个记录面信息容量 = 275×12288字节

共有4个记录面，所以磁盘存储器总容量为 ： 4 ×275×12288字节 = 13516800字节 （2）最高位密度D1按最小磁道半径R1计算（R1 = 115mm）： D1 = 12288字节 / 2πR1 = 17字节 / mm 最低位密度D2按最大磁道半径R2计算：

R2 = R1 + （275 ÷ 5） = 115 + 55 = 170mm D2 = 12288字节 / 2πR2 = 11.5 字节 / mm (3) 磁盘传输率 C = r · N

r = 3000 / 60 = 50 周 / 秒 N = 12288字节（信道信息容量）

C = r · N = 50 × 12288 = 614400字节 / 秒

八．

画出程序中断方式基本接口示意图，简要说明IM, IR ,EI , RD, BS五个触发器的作

用。解：五个触发器的作用： 中断屏蔽触发器（Im）：CPU是否受理中断或批准中断的标志。Im标志为“0”时，CPU 可 受理外界中断请求。

中断请求触发器（IR）：暂存中断请求线上由设备发出的中断请求信号，IR标志为“1”时， 表示设备发出了中断请求。 允许中断触发器（EI）：用程序指令来置位，控制是否允许某设备发出中断请求。IE为“1” 时，某设备可以向CPU发出请求。 准备就绪的标志（RD）：一旦设备做好一次数据的接收或发送，便发出一个设备动作完毕

信号，使RS标志为“1”。

工作触发器（BS）：设备“忙”的标志。BS=1，表示启动设备工作。

图3 九．

如图所示，8个处理机访问8个存储器，通过三级立方体互连网络连接，采用级控

方式。其中所有交换开关均为二功能（级控仪号为“0”时直通，为“1”时交换）。若

级控信号为：①K0 K1 K2＝100 ②K0 K1 K2＝111，请列表说明两种情况下，对应8个处理机而实际连通的8个存储器的排列次序。 三级立方体互连网络 输入排列 （处理机） 0 1 2 3 4 5 6 7 输出排列（存储器） K0 K1 K2＝100 K0 K1 K2＝１11 4 7 5 6 6 5 7 4 0 3 1 2 2 1 3 0 本科生期末试卷九

一． 选择题

1．八位微型计算机中乘除法大多数用_A_____实现。

A 软件 B 硬件 C 固件 D 专用片子 2．在机器数__B____中，零的表示是唯一的。

A 原码 B 补码 C 移码 D 反码

3．某SRAM芯片，其容量为512×8位，除电源和接地端外，该芯片引出线的最小数目应是__D____。

A 23 B 25 C 50 D 19

4．某机字长32位，存储容量64MB，若按字编址，它的寻址范围是__C____。 A 8M B 16MB C 16MB D 8MB 5．采用虚拟存贮器的主要目的是B______。 A 提高主存贮器的存取速度 ；

B 扩大主存贮器的存贮空间，并能进行自动管理和调度 ；

C 提高外存贮器的存取速度 ；D 扩大外存贮器的存贮空间 ； 6．算术右移指令执行的操作是__B____。

A 符号位填0，并顺次右移1位，最低位移至进位标志位 ； B 符号位不变，并顺次右移1位，最低位移至进位标志位 ；

C 进位标志位移至符号位，顺次右移1位，最低位移至进位标志位 ； D 符号位填1，并顺次右移1位，最低位移至进位标志位 ； 7．微程序控制器中，机器指令与微指令的关系是_B_____。

A 每一条机器指令由一条微指令来执行 ；B 每一条机器指令由一段用微指令编成的微程序来解释执行 ；C 一段机器指令组成的程序可由一条微指令来执行 ； D 一条微指令由若干条机器指令组成 ；

8．同步传输之所以比异步传输具有较高的传输频率是因为同步传输_BD_____。 A 不需要应答信号 ；B 总线长度较短 ；

C 用一个公共时钟信号进行同步 ；D 各部件存取时间较为接近 ； 9．向量处理机不宜采用_B_____结构。

A. 寄存器-寄存器B. 寄存器-存储器C. 存储器-存储器 10.CPU响应中断时，进入“中断周期”，采用硬件方法保护并更新程序计数器PC内容，而不是由软件完成，主要是为了___A____。

A 能进入中断处理程序，并能正确返回源程序 B 节省主存空间 ； C 提高处理机速度 ；D 易于编制中断处理程序 ； 二．填空题

1． 多媒体CPU是带有A.MMX技术的处理器。它是一种B.多媒体扩展结构技术，特别适

合于C图象数据处理。

2．总线定时是总线系统的核心问题之一。为了同步主方、从方的操作，必须制订A.定时协议。通常采用B.同步定时和C.异步定时两种方式。

3．通道与CPU分时使用A内存，实现了B.CPU_内部数据处理和C.I/O并行工作。 5．常用的动态互连网络有三种形式，即A总线网络 B多机互连网络C交叉开关网络

三．

补

已知：x= 0.1011，y = - 0.0101，求 ：[

1111x]补，[ x]补，[ - x ]补，[y]补，[y]2424，[ - y ]补 ，x + y = ?, x – y = ?

解： [ x ]补 = 0.1011 ， [ y ]补 = 1.1011

11x ]补 = 0.01011 ， [y ]补 = 1.11011 2211 [x ]补 = 0.001011 ，[ y ]补 = 1.111011

44 [

[ - x ]补 = 1.0101 ， [ - y ]补 =0.0101

[ x ]补 = 00.1011 [ x ]补 = 00.1011 + [ - y ]补 =00.0101 + [ y ]补 = 11.1011

01.0000 00.0110

符号位相异 x – y溢出 x+y=0.0110

四． 用16K × 1位的DRAM芯片构成64K × 8位的存储器。要求：画出该芯片组成

的存储器逻辑框图。设存储器读 / 写周期均为0.5μs，CPU在1μs内至少要访存一次。试问采用哪种刷新方式比较合理？两次刷新的最大时间间隔是多少？对全部存储单元刷新一遍，所需实际刷新时间是多少？ 解：（1）根据题意，存储器总量为64KB，故地址线总需16位。现使用16K×1位的动态RAM芯片，共需32片。芯片本身地址线占14位，所以采用位并联与地址串联相结合的方法来组成整个存储器，其组成逻辑框图如图3，其中使用一片2 ：4译码器。

（2）根据已知条件，CPU在1μs内至少需要访存一次，所以整个存储器的平均读/ 写周期与单个存储器片的读 / 写周期相差不多，应采用异步刷新比较合理。

对动态MOS存储器来讲，两次刷新的最大时间间隔是2μs。RAM芯片读/ 写周期为0.5μs， 假设16K ×1位的RAM芯片由128 × 128矩阵存储元构成，刷新时只对128行进行异步方式刷新，则刷新间隔为2m / 128 = 15.6μs，可取刷新信号周期15μs。

图 3

五． 指令格式如下所示，OP为操作码字段，试分析指令格式的特点。 15 10 7 4 3 0 源寄存器 基值寄存器 OP 位移量（ 16 位） 解：（1）双字长二地址指令，用于访问存储器。

（2）操作码字段OP为6位，可以指定26 = 64种操作。 （3）一个操作数在源寄存器（共16个），另一个操作数在存储器中（由基值寄存器 和位移量决定），所以是RS型指令。

六． CPU结构如图1所示，其中有一个累加寄存器AC，一个状态条件寄存器，各部分

之间的连线表示数据通路，箭头表示信息传送方向。 （1） 标明图中四个寄存器的名称。

（2） 简述指令从主存取到控制器的数据通路。

（3） 简述数据在运算器和主存之间进行存 / 取访问的数据通路。

图1

解：

（1）a为数据缓冲寄存器 DR ，b为指令寄存器 IR ，c为主存地址寄存器，d为程序计数

器PC。

（2）主存 M →缓冲寄存器 DR →指令寄存器 IR →操作控制器。

(3)存储器读 ：M →DR →ALU →AC存储器写 ：AC →DR →M 七． 试推导磁盘存贮器读写一块信息所需总时间的公式。

解：设读写一块信息所需总时间为T，平均找到时间为Ts，平均等待时间为TL，读写一块信息的传输时间为Tm，则：T=Ts＋TL＋Tm。

假设磁盘以每秒r的转速率旋转，每条磁道容量为N个字，则数据传输率=rN个字/秒。 又假设每块的字数为n，因而一旦读写头定位在该块始端，就能在Tm≈（n / rN）秒的时间中传输完毕。

TL是磁盘旋转半周的时间，TL=（1/2r）秒，由此可得： T=Ts＋1/2r＋n/rN 秒

八． 图2所示的系统中断机构是采用单级优先中断结构，设备A连接于最高优先级，

设备B次之，设备C又次之。要求CPU在执行完当前指令时转而对中断请求进行服务，现假设：TDC为查询链中每个设备的延迟时间，TA、TB、TC分别为设备A、B、C的服务程序所需的执行时间，TS、TR为保存现场和恢复现场所需时间。

试问：在此环境下，此系统在什么情况下达到中断饱和？即在确保请求服务的三个设备都不会丢失信息的条件下，允许出现中断的极限频率有多高？注意，“中断允许”机构在确认一个新中断之前，先要让即将被中断的程序的一条指令指令执行完毕。 解：假设主存工作周期为TM，执行一条指令的时间也设为TM 。则中断处理过程和各时间段如图4所示。当三个设备同时发出中断请求时，依次处理设备A、B、C的时间如下： tA = 2TM + 3TDC + TS + TA + TR tB = 2TM + 2TDC + TS + TB + TR

tC = 2TM + TDC + TS + TC + TR

达到中断饱和的时间为： T = tA + tB + tC 中断极限频率为：f = 1 / T

图 4

九．设有K(=4)段指令流水线，它们是取指令、译码、指令执行、存回结果，分别用S1、S2 、S3、S4过程段表示，各段延迟时间均为Δt。

1） 续输入n条指令，画出指令流水线的时空图。标出执行第一条指令和执行后续各条指

令的时间。

2）推导流水线的吞吐率P的表达式。它定义为单位时间中指令流水线输出的指令数。 解：1）n条指令进入流水线的时空图如下：

s空间s4s3s2s111112kt234...34...n4...n...nn23423 t 时间(n-1)tTR条指令，n条指令所需的总时间Tk为：

Tk=（k+n-1）×Δt P=

2）从流程图可以看出，用k个时钟周期完成第1条指令，其余n-1完成个时钟周期完成n-1

nn=

(k?n?1)??tTk

本科生期末试卷 十

一． 选择题

1．我国在D年研制成功了第一台电子数字计算机，第一台晶体管数字计算机于____年完成。 A 1946， 1958 B 1950， 1968 C 1958，1961 D 1959， 1965

2．定点16位字长的字，采用2的补码形式表示时，一个字所能表示的整数范围__A____。 A - 215 — +（215 – 1） B -（215 – 1）— +（215 – 1） C -（215 + 1）— +215 D -215 — +215 3．定点计算机用来进行___B____。

A 十进制数加法运算 ； B 定点数运算 ；

C 浮点数运算 ； D 既进行定点数运算也进行浮点数运算；

4．某DRAM芯片，其存储容量为512K×8位，该芯片的地址线和数据线数目为__D____。 A 8， 512 B 512， 8 C 18， 8 D 19， 8 5．双端口存储器所以能高速进行读 / 写，是因为采用_B_____。

A 高速芯片 B 两套相互独立的读写电路 C 流水技术 D 新型器件 6．二地址指令中，操作数的物理位置可安排在_B_____。

A 栈顶和次栈顶 B 两个主存单元 C 一个主存单元和一个寄存器 D 两个寄存器 7. 描述流水CPU基本概念不正确的句子是_ABC_____。 A.流水CPU是以空间并行性为原理构造的处理器

B.流水CPU一定是RISC机器C.流水CPU一定是多媒体CPU D.流水CPU是一种非常经济而实用的时间并行技术

8．描述Future bus+总线中基本概念不正确的句子是_AC_____。

A Future bus+ 总线是一个高性能的同步总线标准 ； B 基本上是一个异步数据定时协议 ；

C 它是一个与结构、处理器、技术有关的开发标准 ；

D 数据线的规模在32位、64位、128位、256位中动态可变 ；

9．CD—ROM光盘是_B_____型光盘，可用做计算机的______存储器和数字化多媒体设备。 A 重写， 内 B 只读， 外 C 一次， 外 D 多次， 内 10．CRAY X-MP向量处理机采用了_B_____个CPU。

A. 1 B. 4 C. 8 D.16

二．

1．对存储器的要求是A容量大，B.速度快，C.成本低。为了解决这方面的矛盾，计算机采用多级存储体系结构。

2．指令系统是表征一台计算机A.性能的重要因素，它的B.格式_和C功能_不仅直接影响到机器的硬件结构而且也影响到系统软件。

3．CPU中至少有如下六类寄存器A指令寄存器，B.程序计数器，C地址寄存器，通用寄存器，状态条件寄存器，缓冲寄存器。

5．中断处理要求有中断A._优先级仲裁，中断B.向量_产生，中断C.控制逻辑等硬件支持。 6. 向量处理机属于A指令级并行的机器，它能较好的发挥B_流水线技术的特性，新型向量处理机采用了C_多处理机的体系结构。

三．假设由S，E，M三个域组成的一个32位二进制字所表示的非零规格化浮点数x，其

中M=23位，E=8位，S=1位，其值表示为 ：

x = （ -1 ）S ×（ 1.M ）× 2E – 128

解：（1）最大正数

x = [ 1 +（1 – 2-23 ）] ×2127

0 00 000 000 000 000 000 000 000 000 000 00 （2）最小正数

x = 1．0×2-128

1 00 000 000 000 000 000 000 000 000 000 00 （3）最大负数

x = -1．0×2-128

1 11 111 111 111 111 111 111 111 111 111 11 （4）最小负数

x = - [ 1 + （1 – 2-23 ）] ×2127

问：其所表示的规格化的最大正数、 最小正数、 最大负数、 最小负数是多少？

四. 已知cache / 主存系统效率为85% ，平均访问时间为60ns，cache 比主存快4倍，

求主存储器周期是多少？cache命中率是多少？

解：因为：ta = tc / e 所以 ：tc = ta×e = 60×0.85 = 510ns (cache存取周期)

tm = tc×r =510 ×4 = 204ns (主存存取周期)

因为：e = 1 / [r + (1 – r )H] 所以： H = 2.4 / 2.55 = 0.94

五.某计算机的数据通路如图2所示，其中M—主存， MBR—主存数据寄存器， MAR—

主存地址寄存器， R0-R3—通用寄存器， IR—指令寄存器， PC—程序计数器（具有自增能力）， C、D--暂存器， ALU—算术逻辑单元（此处做加法器看待）， 移位器—左移、右移、直通传送。所有双向箭头表示信息可以双向传送。 请按数据通路图画出“ADD（R1），（R2）+”指令的指令周期流程图。该指令的含义是两个数进行求和操作。其中源操作地址在寄存器R1中，目的操作数寻址方式为自增型寄存器间接寻址（先取地址后加1）。 图 2 解：“ADD （R1），（R2）+”指令是SS型指令，两个操作数均在主存中。其中源操作

数地址在R1中，所以是R1间接寻址。目的操作数地址在R2中，由R2间接寻址，但R2的内容在取出操作数以后要加1进行修改。指令周期流程图如图B10.4

六.如果在一个CPU周期中要产生3个脉冲 T1 = 200ns ,T2 = 400ns ,T3 = 200ns,试画出

时序产生器逻辑图。

解：节拍脉冲T1 ，T2 ，T3 的宽度实际等于时钟脉冲的周期或是它的倍数，此时T1 = T2 =200ns ，T3 = 400 ns ，所以主脉冲源的频率应为 f = 1 / T1 =5MHZ 为了消除节拍脉冲上的毛刺，环型脉冲发生器采用移位寄存器形式。图B10.5画出了题目要求的逻辑电路图和时序信号关系。根据关系，节拍脉冲T1 ，T2 ，T3 的逻辑表达式如下： T1 = C1×C2 ，T2 = C2 ，T3 = C1

图 B 10.5

七.某I / O系统有四个设备：磁盘（传输速率为500000位/ 秒），磁带（200000位/秒），

打印机（2000位/秒）， CRT（1000位/秒），试用中断方式，DMA方式组织此I / O系统。（画出包括CPU部分总线控制在内的I / O方式示意图，并略作文字说明）。 解：I / O系统组成如图B10.6所示：

图 B 10.6

根据设备传输速率不同，磁盘、磁带采用DMA方式，打印机、CRT 采用中断方式；因 而使用了独立请求与链式询问相结合的二维总线控制方式。DMA 请求的优先权高于中 断请求线。每一对请求线与响应线又是一对链式查询电路。

九．设有K(=4)段指令流水线，它们是取指令、译码、指令执行、存回结果，分别用S1、S2 、S3、S4过程段表示，各段延迟时间均为Δt。

1） 输入n条指令，画出指令流水线的时空图。标出执行第一条指令和执行后续各条指令

的时间。

2）推导流水线的加速比S，效率E的表达式。

1）n条指令进入流水线的时空图如下：

s空间s4s3s2s111112kt234...34...n4...n...nn23423 t 时间(n-1)tTR2）顺序方式执行n条指令的总时间T0 T0=k×Δt×n

流水方式n条指令所需的总时间Tk为：Tk=（k+n-1）×Δt

加速比S的表达式为S=

T0k?nk?n??t= = (k?n?1)??tk?n?1Tk效率E的表达式为 E=

nk?n??t=

k?(k?n?1)??tk?n?1式中分子部分是完成n条指令实际占用的时空图有效面积，分母部分是n条指令所用的总时间同k个流水段所围成的时空图总面积。

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