2015年计算机组成原理复习题 - 图文

计算机组成原理习题

一、选择题

1 从器件角度看，计算机经历了五代变化。但从系统结构看，至今绝大多数计算机仍属于（ ）计算机。

A 并行 B 冯·诺依曼 C 智能 D 串行

2 某机字长32位，其中1位表示符号位。若用定点整数表示，则最小负整数为（ ）。

31303130

A -(2-1) B -(2-1) C -(2+1) D -(2+1) 3 以下有关运算器的描述，（ ）是正确的。

A 只做加法运算 B 只做算术运算C 算术运算与逻辑运算 D 只做逻辑运算

4 EEPROM是指（ ）。

A 读写存储器 B 只读存储器 C 闪速存储器 D 电擦除可编程只读存储器

5 常用的虚拟存储系统由（ ）两级存储器组成，其中辅存是大容量的磁表面存储器。 A cache-主存 B 主存-辅存 C cache-辅存 D 通用寄存器-cache

6 冯·诺依曼机工作的基本方式的特点是（ ）。

A 多指令流单数据流 B 按地址访问并顺序执行指令C堆栈操作 D 存贮器按内容选择地址

7 在机器数（ ）中，零的表示形式是唯一的。 A 原码 B 补码 C 反码

8 在定点二进制运算器中，减法运算一般通过（ ）来实现。 A 原码运算的二进制减法器 B 补码运算的二进制减法器 C 原码运算的十进制加法器 D 补码运算的二进制加法器

9 某计算机字长32位，其存储容量为256MB，若按单字编址，它的寻址范围是（ ）。 A 0—64MB B 0—32MB C 0—32M D 0—64M 10虚拟存储技术主要解决存储器的（ ）问题。

A 速度 B 扩大存储容量 C 成本 D 前三者兼顾 11 下列数中最小的数是（ ）。

A （101001）2 B （52）8 C （101001）BCD D （23）16

12 某DRAM芯片，其存储容量为512K×8位，该芯片的地址线和数据线的数目是（ ）。 A 8，512 B 512，8 C 18，8 D 19，8

13 交叉存储器实质上是一种多模块存储器，它用（ ）方式执行多个独立的读写操作。 A 流水式并行 B 资源重复 C 顺序 D 资源共享 14 运算器的核心功能部件是（ ）。

A 数据总线 B ALU C 状态条件寄存器 D 通用寄存器

15 某单片机字长32位，其存储容量为4MB。若按字编址，它的寻址范围是（ ）。 A 1M B 4MB C 4M D 1MB

16 某SRAM芯片，其容量为1M×8位，除电源和接地端外，控制端有E和R/W#，该芯片的管脚引出线数目是（ ）。

A 20 B 28 C 30 D 32

17 双端口存储器所以能进行高速读/写操作，是因为采用（ ）。

A 高速芯片 B 新型器件 C 流水技术 D 两套相互独立的读写电路

18 某机字长64位，1位符号位，63位表示尾数，若用定点整数表示，则最大正整数为（ ）。

63646364

A +(2-1) B +(2-1) C +(2+1) D +(2+1) 19 请从下面浮点运算器中的描述中选出两个描述正确的句子（ ）。

A 浮点运算器可用两个松散连接的定点运算部件——阶码和尾数部件来实现。 B 阶码部件可实现加，减，乘，除四种运算。 C 阶码部件只进行阶码相加，相减和比较操作。 D 尾数部件只进行乘法和除法运算。 20 存储单元是指（）。

A 存放1个二进制信息位的存储元 B 存放1个机器字的所有存储元集合 C 存放1个字节的所有存储元集合 D 存放2个字节的所有存储元集合 21 某机字长32位，存储容量1MB，若按字编址，它的寻址范围是（ ）。 A 0—1M B 0—512K C 0—56K D 0—256K

22 直接映射cache的主要优点是实现简单。这种方式的主要缺点是（ ）。 A 它比其他cache映射方式价格更贵

B 如果使用中的2个或多个块映射到cache同一行，命中率则下降 C 它的存取时间大于其它cache映射方式

D cache中的块数随着主存容量增大而线性增加

23 虚拟存储器中段页式存储管理方案的特性为（ ）。

A 空间浪费大，存储共享不易，存储保护容易，不能动态连接 B 空间浪费小，存储共享容易，存储保护不易，不能动态连接 C 空间浪费大，存储共享不易，存储保护容易，能动态连接 D 空间浪费小，存储共享容易，存储保护容易，能动态连接 24 主存贮器和CPU之间增加cache的目的是（ ）。

A 解决CPU和主存之间的速度匹配问题 B 扩大主存贮器容量

C 扩大CPU中通用寄存器的数量 D 既扩大主存贮器容量，又扩大CPU中通用寄存器的数量 25 冯·诺依曼计算机中指令和数据均以二进制形式存放在存储器中，CPU区分它们的依据是（ ）。

A 指令操作码的译码结果 B 指令和数据的寻址方式 C 指令周期的不同阶段 D 指令和数据所在的存储单元

26 一个C语言程序在一台32位机器上运行。程序中定义了三个变量x、y和z，其中x和z为int型，y为short型。当x = 127，y = -9时，执行赋值语句z = x+y后，x、y和z的值分别是（ ）。

A x = 0000007FH，y = FFF9H，z = 00000076H B x = 0000007FH，y = FFF9H，z = FFFF0076H C x = 0000007FH，y = FFF7H，z = FFFF0076H D x = 0000007FH，y = FFF7H，z = 00000076H 27浮点数加、减运算过程一般包括对阶、尾数运算、规格化、舍入和判溢出等步骤。设浮点数的阶码和尾数均采用补码表示，且位数分别为5位和7位（均含2位符号位）。若有两个数X = 27?29/32，Y = 25?5/8，则用浮点加法计算X+Y的最终结果是（ ）。 A 00111 1100010 B 00111 0100010 C 01000 0010001 D发生溢出

28 某计算机的Cache共有16块，采用2路组相联映射方式（即每组2块）。每个主存块大小为32字节，按字节编址。主存129号单元所在主存块应装入到的Cache组号是（ ）。

A 0 B 2 C 4 D 6

29 某计算机主存容量为64 KB，其中ROM区为4 KB，其余为RAM区，按字节编址。现要用2 K×8位的ROM芯片和4 K×4位的RAM芯片来设计该存储器，则需要上述规格的ROM芯片数和RAM芯片数分别是（ ）。

A 1、15 B 2、15 C 1、30 D 2、30

30 假设某计算机的存储系统由Cache和主存组成。某程序执行过程中访存1000次，其中访问Cache缺失（未命中）50次，则Cache的命中率是（ ）。 A 5% B 9.5% C 50% D 95%

31 下列选项中，能缩短程序执行时间的措施是

I 提高CPU时钟频率 II优化数据通路结构 III 对程序进行编译优化 A 仅I和II B 仅I和III C II和III D I、II和III

32假定有4个整数用8位补码分别表示为r1=FEH，r2=F2H，r3=90H，r4=F8H。若将运算结果存放在一个8位寄存器中，则下列运算会发生溢出的是 A r1×r2 B r2×r3 C r1×r4 D r2×r4

33 假定变量i、f和d的数据类型分别为int、float和double（int用补码表示，float和double分别用IEEE 754单精度和双精度浮点数格式表示），已知i=785，f=1.5678e3，d=1.5e100。若在32位机器中执行下列关系表达式，则结果为“真”的是 I．i == (int) (float) i II．f == (float) (int) f III．f == (float) (double) f IV．(d+f) - d == f A 仅I和II B 仅I和III C 仅II和III D 仅III和IV 34假定用若干个2K×4位的芯片组成一个8 K×8位的存储器，则地址0B1FH所在芯片的最小地址是

A 0000H B 0600H C 0700H D 0800H 35下列有关RAM和ROM的叙述中，正确的是 I．RAM是易失性存储器，ROM是非易失性存储器 II．RAM和ROM都采用随机存取方式进行信息读取

III．RAM和ROM都可用作Cache IV．RAM和ROM都需要进行刷新 A 仅I和II B 仅II和III C 仅I、II和IV D 仅II、III和IV 36下列选项中，描述浮点数操作速度指标的是

A MIPS B CPI C IPC D MFLOPS 37 float型数据通常用IEEE 754单精度浮点数格式表示。若编译器将float型变量x分配在一个32位浮点寄存器FR1中，且x=-8.25，则FR1的内容是

A C104 0000H B C242 0000H C C184 0000H D C1C2 0000H 38下列各类存储器中，不采用随机存取方式的是

A EPROM B CDROM C DRAM D SRAM

39某计算机存储器按字节编址，主存地址空间大小为64MB，现用4M×8位的RAM芯片组成32MB的主存储器，则存储器地址寄存器MAR的位数至少是

A 22位 B 23位 C 25位 D 26位

40 单地址指令中为了完成两个数的算术运算，除地址码指明的一个操作数外，另一个常需采用（ ）。

A 堆栈寻址方式 B 立即寻址方式 C 隐含寻址方式 D 间接寻址方式

41 RISC访内指令中，操作数的物理位置一般安排在（ ）。 A 栈顶和次栈顶 B 两个主存单元

C 一个主存单元和一个通用寄存器 D 两个通用寄存器

42 某CPU主频为1.03GHz，采用4级指令流水线，每个流水段的执行需要1个时钟周期，假设CPU执行了100条指令，在其执行过程中，没有发生任何流水线阻塞，此时流水线的吞吐率为（ ）。

99 99

A 0.25×10条令/秒B 0.97×10条指令/秒C 1.0×10条令/秒 D 1.03×10条指令/秒 43 寄存器间接寻址方式中，操作数在（ ）。

A 通用寄存器 B 主存单元 C 程序计数器 D 堆栈 44 机器指令与微指令之间的关系是（ ）。

A 用若干条微指令实现一条机器指令 B 用若干条机器指令实现一条微指令 C 用一条微指令实现一条机器指令 D 用一条机器指令实现一条微指令 45 描述多媒体CPU基本概念中，不正确的是（ ）。

A 多媒体CPU是带有MMX技术的处理器 B MMX是一种多媒体扩展结构 C MMX指令集是一种多指令流多数据流的并行处理指令 D 多媒体CPU是以超标量结构为基础的CISC机器

46 流水线中造成控制相关的原因是执行（ ）指令而引起。

A 条件转移 B 访内 C 算逻 D 无条件转移 47 PCI总线是一个高带宽且与处理器无关的标准总线。下面描述中不正确的是（ ）。 A 采用同步定时协议 B 采用分布式仲裁策略 C 具有自动配置能力 D 适合于低成本的小系统 48 同步控制是（ ）。

A 只适用于CPU控制的方式 B 只适用于外围设备控制的方式

C 由统一时序信号控制的方式 D 所有指令执行时间都相同的方式 49 描述PCI总线中基本概念不正确的句子是（ ）。

A PCI总线是一个与处理器无关的高速外围设备 B PCI设备一定是主设备

C PCI总线的基本传输机制是猝发式传送 D 系统中只允许有一条PCI总线 50 当前的CPU由（ ）组成。

A 控制器 B 控制器、运算器、cache C 运算器、主存 D 控制器、ALU、主存

51 流水CPU是由一系列叫做“段”的处理部件组成。和具备m个并行部件的CPU相比，一个m段流水CPU的吞吐能力（ ）。

A 具备同等水平 B 不具备同等水平C 小于前者 D 大于前者 52 为确定下一条微指令的地址，通常采用断定方式，其基本思想是（ ）。 A 用程序计数器PC来产生后继微指令地址 B 用微程序计数器μPC来产生后继微指令地址

C 通过微指令顺序控制字段由设计者指定或由设计者指定的判别字段控制产生后继微指令地址

D 通过指令中指定一个专门字段来控制产生后继微指令地址 53 用于对某个寄存器中操作数的寻址方式为（ ）。

A 直接 B 间接 C 寄存器直接 D 寄存器间接 54 程序控制类的指令功能是（ ）。

A 进行算术运算和逻辑运算 B 进行主存与CPU之间的数据传送 C 进行CPU和I/O设备之间的数据传送 D 改变程序执行的顺序 55指令周期是指（ ）。

A CPU从主存取出一条指令的时间 B CPU执行一条指令的时间

C CPU从主存取出一条指令加上执行一条指令的时间 D 时钟周期时间 56 CPU中跟踪指令后继地址的寄存器是（ ）。

A 地址寄存器 B 程序计数器 C 指令寄存器 D 通用寄存器 57 某寄存器中的数值为指令码，只有CPU的（ ）才能识别它。

A 指令译码器 B 判断程序 C 微指令 D 时序信号 58 在集中式总线仲裁中，（ ）方式响应时间最快，（ ）方式对（ ）最敏感。 A 独立请求方式 B 计数器定时查询方式 C 菊花链方式 D 电路故障

59 从以下有关RISC的描述中，选择正确的答案（ ）

A 采用RISC技术后，计算机的体系结构又恢复到早期的比较简单的情况。

B 为了实现兼容，新设计的RISC，是从原来CISC系统的指令系统中挑选一部分实现的。 C RISC的主要目标是减少指令数。

D RISC设有乘、除法指令和浮点运算指令。

60 同步通信之所以比异步通信具有较高的传输频率，是因为同步通信（ ） A 不需要应答信号 B 总线长度较短

C 用一个公共时钟信号进行同步 D 各部件存取时间比较接近

61 采用串行接口进行7位ASCII码传送，带有一位奇校验位、1位起始位和1位停止位，当波特率为9600波特时，字符传送速率为（ ）。

A 960 B 873 C 1371 D 480 62 系统总线中地址线的功能是（ ）。

A 选择主存单元地址 B 选择进行信息传输的设备

C 选择外存地址 D 指定主存和I/O设备接口电路的地址 63 系统总线中控制线的功能是（ ）

A 提供主存、I/O接口设备的控制信号和响应信号 B 提供数据信息 C 提供时序信号 D 提供主存、I/O接口设备的响应信号

64 PCI总线的基本传输机制是猝发式传送。利用（ ）可以实现总线间的（ ）传送，使所有的存取都按CPU的需要出现在总线上。PCI允许（ ）总线（ ）工作。 A 桥 B 猝发式 C 并行 D 多条

65 InfiniBand是一个高性能的（ ）标准，数据传输率达（ ），它可连接（ ）台服务器，适合于高成本的（ ）计算机的系统。

A I/O B 30GB/s C 64000 D 较大规模 66 计算机的外围设备是指（ ）。

A 输入/输出设备 B 外存储器 C远程通信设备 D 除了CPU和内存以外的其它设备 67 CRT的颜色数为256色，则刷新存储器每个单元的字长是（ ）。 A 256位 B 16位 C 8位 D 7位

68 CRT的分辨率为1024×1024像素，像素颜色数为256，则刷新存储器的容量是（ ）。 A 512KB B 1MB C 256KB D 2MB 69 显示器的主要参数之一是分辨率，其含义为（ ）。

A 显示屏幕的水平和垂直扫描频率 B 显示屏幕上光栅的列数和行数

C 可显示不同颜色的总数 D 同一副画面允许显示不同颜色的最大数目 70在微型机系统中外围设备通过（ ）与主板的系统总线相连接。 A 适配器 B 设备控制器 C 计数器 D 寄存器 71 中断向量地址是：（ ）。

A 子程序入口地址 B 中断服务例行程序入口地址

20 对存储器的要求是容量大、速度快、成本低，为了解决这三方面的矛盾，计算机采用多级存储体系结构，即___ _、___ _、___ _。 21 直接使用西文键盘输入汉字，进行处理，并显示打印汉字，要解决汉字的___ 、___ _和___ _三种不同用途的编码。 22 cache和主存构成了___ _，全由半导体来实现。 23主存与cache之间的地址映射方式有：___ _、___ _、___ _三种。 24 CPU从主存取出一条指令并执行该指令的时间叫___ _，它通常包含若干个___ _，而后者又包含若干个___ _。

25 某系统总线的一个存取周期最快为3个总线时钟周期，总线在一个总线周期中可以存取32位数据。如总线的时钟频率为8.33MHz，则总线的带宽是__ _。 26 形成指令地址的方法称为___ _，通常是顺序寻址，遇到转移指令时__ _寻址。

27 CPU从___ _取出一条指令并执行这条指令的时间和称为___ _。 28 一个较完善的指令系统，应当有___ _、___ _、___ _、___ _四大类指令。 29 RISC指令系统的最大特点是：只有___ _指令和___ _指令访问存储器，其余指令的操作均在___ _进行。

30 CPU从内存取出一条指令并执行该指令的时间称为___ _，它常用若干个___ _来表示。

31 衡量总线性能的重要指标是__ _，它定义为总线本身所能达到的___ _传输速率，单位一般是MB/s。

32 请在下面横线上填入适当答案。在CPU中：

（1）保存当前正在执行的指令的寄存器是 ； （2）保存当前正在执行的指令地址的寄存器 ； (3) 算术逻辑运算结果通常放在 和 。

33高级的DRAM芯片增强了基本DRAM的功能，存取周期缩短至20ns以下。举出三种高级DRAM芯片，它们是_________、_________、_________。

34 一个组相联映射的Cache，有128块，每组4块，主存共有16384块，每块64个字，则主存地址共 位，其中主存字块标记应为 位，组地址应为 位，Cache地址共 位。

35 DMA技术的出现使得外围设备可通过DMA控制器 内存。 36 DMA 控制器按其组成结构，分为 型和 型两种。

37中断处理过程可以嵌套进行， 的设备，可以中断 的中断服务程序。

38在计算机系统中，CPU对外围设备的管理处程序查询方式、程序中断方式外，还有 方式， 方式，和 方式。

39中断处理需要有中断 ，中断 产生，中断 等硬件支持。 40 DMA方式采用下面三种方法： 访内； ； 。

41直接内存访问（DMA）方式中，DMA控制器从CPU完全接管对 的控制，数据交换不经过CPU,而直接在内存和 之间进行。

42通道是一个特殊功能的 ，它有自己的 专门负责数据输入输出的传输控制。

43程序中断方式控制输入输出的主要特点是，可以使 和 并行工作。

三、问答题

1 画图说明现代计算机系统的层次结构。

2 简要总结一下，采用哪几种技术手段可以加快存储系统的访问速度？

3 存储系统中加入chche存储器的目的是什么？有哪些地址映射方式，各有什么特点？ 4 已知浮点加法流水线由阶码比较、对阶、尾数相加、规格化四个流水段组成，每段所需的时间（包括缓冲寄存器时间）分别为30ns、25ns、55ns、50ns。请画出该流水线的时空图，并计算加速比。

5 比较cache与虚存的相同点和不同点。

6 解释概念：存储容量、单元地址、数据字、指令字、指令、程序、内存、外存、CPU、适配器

7 设一个具有20位地址和32位字长的存储器，问： （1）该存储器存储多少字节的信息？

（2）如果存储器由512K×8位的SRAM芯片组成，需要多少片？ （3）需要多少位地址作芯片选择？

8 已知某64位机主存采用半导体存储器，其地址码为26位，若采用4M×8位的DRAM芯片组成该机所允许的最大主存空间，并选用内存条结构形式，问： （1）若每个内存条为16M×64位，共需几个内存条？ （2）每个内存条共有多少个DRAM芯片？

（3）主存共需多少DRAM芯片？CPU如何选择各内存条？ 9 CPU中有哪几类主要寄存器，各具有什么功能。 10 列表比较CISC处理机和RISC处理机的特点。

11 一台机器的指令系统有哪几类典型指令？列出其名称。

12 画图说明当代总线的内部结构与外部功能部件的联系，做简要说明。 *13多媒体CPU的技术特征是什么？ 14 简述CPU的四种基本功能。

15总线的集中式仲裁有哪几种方式？各有什么优缺点？ 16何谓分布式仲裁？画图说明总线的分布式仲裁原理。

17 ASCII码是7位，如果设计主存单元字长为32位，指令字长为12位，是否合理？为什么？

*18某机字长为32位，主存容量为1M，单字长指令，有50种操作码，采用寄存器寻址、寄存器间接寻址、立即、直接等寻址方式。CPU中有PC，IR，AR，DR和16个通用寄存器。 问：（1）指令格式如何安排？（2）能否增加其他寻址方式？

19设某机字长为32位，CPU中有16个32位通用寄存器，设计一种能容纳64种操作的指令系统。如果采用通用寄存器作基址寄存器，则RS型指令的最大存储空间是多少？ 20比较单总线、多总线结构的性能特点。 21说明总线结构对计算机系统性能的影响。

22用异步通信方式传送字符“A”和“8”，数据有7位，偶校验1位，起始位1位，停止位1位，请分别画出波形图。

23总线的一次信息传送过程大致分为哪几个阶段？ 24请说明程序查询方式与中断方式各自的特点。

25简要描述外设进行DMA操作的过程及DMA方式的主要优点。 26外围设备的I/O控制方式分哪几类？各具什么特点？ 27在计算机中，CPU管理外围设备有几种方式？ 28 CPU响应中断应具备哪些条件？

29 何谓DMA方式？DMA控制器可采用哪几种方式与CPU分时使用内存？

30比较通道, DMA和中断三种基本I/O方式的异同点.

31假定在一个8位字长的计算机中运行如下的类C程序段：

unsigned int x=134； unsigned int y=246； int m=x； int n=y；

unsigned int z1=x-y； unsigned int z2=x+y； int k1=m-n； int k2=m+n；

若编译器编译时将8个8位寄存器R1~R8分别分配给变量x、y、m、n、z1、z2、k1、k2。请回答下列问题。（提示：带符号整数用补码表示）

（1） 执行上述程序段后，寄存器R1、R5和R6的内容分别是什么？(用十六进制表示) （2） 执行上述程序段后，变量m和k1的值分别是多少？(用十进制表示)

（3） 上述程序段涉及带符号整数加/减、无符号整数加/减运算，这4种运算能否利用同一个加法器及辅助电路实现？简述理由。

（4） 计算机内部如何判断带符号整数加/减运算的结果是否发生溢出？上述程序段中，哪些带符号整数运算语句的执行结果会发生溢出。

32某计算机字长为16位，主存地址空间大小为128KB，按字编址，采用单字长指令格式，指令各字段定义如下：

15 12 11 6 5 0

OP Ms Rs Md Rd

源操作数 目的操作数

转移指令采用相对寻址方式，相对偏移是用补码表示。寻址方式定义如下： Ms/Md 000B 001B 010B 011B 寻址方式 寄存器直接 寄存器间接 寄存器间接、自增 相对 助记符 Rn （Rn） （Rn）+ 含义 操作数=（Rn） 操作数=((Rn)) 操作数=((Rn)),（Rn）+1→Rn D（Rn） 转移目标地址=（ＰＣ）＋（Rn） 注：（x）表示存储器地址x或寄存器x的内容。 请回答下列问题： （1）、该指令系统最多可有多少条指令？该计算机最多有多少个通用寄存器？存储器地址寄存器（MAR）和存储器数据寄存器（MDR）至少各需多少位？ （2）、转移指令的目标地址范围是多少？

（3）、若操作码0010Ｂ表示加法操作（助记符为add），寄存器R4和R5的编号分别为100Ｂ和101Ｂ，R4的内容为1234H，R5的内容为5678H，地址1234H中的内容为5678H，地址5678H中的内容为1234H，则汇编语句为“add (R4), (R5)+”（逗号前为源操作数，逗号后为目的操作数）对应的机器码是什么（用十六进制表示）？该指令执行后，哪些寄存器和存储单元的内容会改变？改变后的内容是什么？

33某机指令格式结构如下所示，试分析指令格式及寻址方式特点。

34指令格式结构如下图所示，试分析指令格式及寻址方式特点。

四、计算题

1 设x=-15，y=+13，数据用补码表示，用带求补器的阵列乘法器求出乘积x×y，并用十进制数乘法进行验证。

2已知x=-0.01111，y=+0.11001,求： ① [x]补，[-x]补，[y]补，[-y]补； ② x+y,x-y,判断加减运算是否溢出。

j1j2

3有两个浮点数N1=2×S1,N2=2×S2，其中阶码用4位移码、尾数用8位原码表示（含1位符号位）。

设j1=(11)2,S1=(+0.0110011)2,j2=(-10)2,S2=(+0.1101101)2，求N1+N2，写出运算步骤及结果。 4设存储器容量为64M字，字长为64位，模块数m=8，分别用顺序和交叉方式进行组织。存储周期T=100ns，数据总线宽度为64位，总线传送周期为50ns。 求：顺序存储器和交叉存储器的带宽各是多少？ 5 CPU执行一段程序时，cache完成存取的次数为2420次，主存完成的次数为80次，已知cache存储周期为40ns，主存存储周期为200ns，求cache/主存系统的效率和平均访问时间。

6某计算机的存储系统由cache、主存和磁盘构成。cache的访问时间为15ns；如果被访问的单元在主存中但不在cache中，需要用60ns的时间将其装入cache，然后再进行访问；如果被访问的单元不在主存中，则需要10ms的时间将其从磁盘中读入主存，然后再装入cache中并开始访问。若cache的命中率为90%，主存的命中率为60%，求该系统中访问一个字的平均时间。

7某计算机系统的内存储器又cache和主存构成，cache的存储周期为30ns，主存的存取周期为150ns。已知在一段给定的时间内，CPU共访问内存5000次，其中400次访问主存。问：

（1）cache的命中率是多少？

（2）CPU访问内存的平均时间是多少纳秒？ （3）cache-主存系统的效率是多少？

8已知cache存储周期40ns，主存存储周期200ns，cache/主存系统平均访问时间为50ns，求cache的命中率是多少？

9一盘组共11片，记录面为20面，每面上外道直径为14英寸，内道直径为10英寸，分203道。数据传输率为983040B/S，磁盘转速为3600转/分。假定每个记录块记录1024B，且系统可挂多达16台这样的磁盘，请给出适当的磁盘地址格式，并计算盘组总的存储容量。 10某磁盘存贮器转速为3000转 / 分，共有4个记录面，每毫米5道，每道记录信息为12288字节，最小磁道直径为230mm，共有275道。问：

（1）磁盘存贮器的容量是多少？

（2）最高位密度与最低位密度是多少？ （3）磁盘数据传输率是多少？ （4）平均等待时间是多少？ （5）给出一个磁盘地址格式方案

11某总线在一个总线周期中并行传送32位数据，假设一个总线周期等于一个总线时钟周期，总线时钟频率为33MHz，总线带宽是多少？如果一个总线周期中并行传送8个字节的数据，总线时钟频率升至66MHz，总线带宽是多少？ 12假设某机器有80条指令，平均每条指令由4条微指令组成，其中有一条取指微指令是所有指令公用的。已知微指令长度为32位，请估算控制存储器的容量。

13有4级的一个指令流水线，分别完成取指、指令译码并取数、运算、送结果四步操作。假设完成各步操作的时间依次为100ns，100ns，80ns，50ns。请问： （1）流水线的操作周期应设计为多少？

（2）若相邻两条指令发生数据相关，硬件上不采取措施，那么第2条指令要推迟多少时间进行？

14 某总线在一个总线周期中并行传送8个字节的信息，假设一个总线周期等于一个总线时钟周期，总线时钟频率为70MHz，总线带宽是多少？

15假设某计算机指令长度为32位，具有双操作数、单操作数、无操作数三类指令形式，指令系统共有70条指令，请设计满足要求的指令格式。

16画图说明当代总线的内部结构组成与外部功能部件的联系。

17某计算机字长为32位，主存容量为64K字，采用单字长单地址指令，共有40条指令。试采用直接、立即、变址、相对四种寻址方式设计指令格式。 五、综合题

1 用2M×8位的SRAM芯片，设计8M×32位的SRAM存储器。 2用16K×8位的DRAM芯片构成64K×32位的存储器，要求： （1）画出该存储器的组成逻辑框图。

（2）设存储器读写周期为0.5us,CPU在1us内至少访问一次，试问采用哪种刷新方式比较合理？两次刷新的最大时间间隔是多少？

3某计算机有如下部件： ALU，移位器，主存M，主存数据寄存器MDR，主存地址寄存器MAR，指令寄存器IR，通用寄存器R0—R3，暂存器C和D。

（1）请将各逻辑部件组成一个数据通路，并标明数据流动方向。 （2）画出“ADD R1,R2”指令的指令周期流程图。 4某机的指令格式如下所示

X为寻址特征位：X=00：直接寻址； X=01：用变址寄存器RX1寻址； X=10：用变址寄存器RX2寻址； X=11：相对寻址。

设(PC)=1234H,(RX1)=0037H,(RX2)=1122H（H代表十六进制数），请确定下列指令中的有效地址：

①4420H ②2244H ③1322H ④3521H

解：指令格式及寻址方式特点如下： ① 双字长二地址指令；

6

② 操作码OP可指定2=64条指令；

③ RS型指令，两个操作数一个在寄存器中（16个寄存器之一），另一个在存储器中； ④ 有效地址通过变址求得：E=（变址寄存器）± D，变址寄存器可有16个。 12指令格式结构如下所示，试分析指令格式寻址方式特点。

15 12 11 9 8 6 5 3 2 0 OP 寻址方式 寄存器 寻址方式 寄存器 源 地 址 目 标 地 址

解：指令格式及寻址方式特点如下： ① 单字长二地址指令；

② 操作码OP可指定=16条指令；

③ 有8个通用寄存器，支持8种寻址方式； ④ 可以是RR型指令、SS型指令、RS型指令。

13一种单地址指令格式如下所示，其中I为间接特征，X为寻址模式，D为形式地址。I,X,D组成该指令的操作数有效地址E。设R为变址寄存器，R1为基址寄存器，PC为程序计数器，请在下表中第一列位置填入适当的寻址方式。 OP I X D 寻址方式名称 （1） （2） （3） （4） （5） （6） I 0 0 0 0 1 1 X 00 01 10 11 00 11 有效地址E E=D E=(PC)+D E=(R)+D E=(R1)+D E=(D) E=((R1)+D),D=0 （1） 直接寻址 （2） 相对寻址 （3） 变址寻址 （4） 基址寻址 （5） 间接寻址 （6） 基址间址寻址 14答：（1）

（2）

15 答：

16下图所示的多总线结构中，说明HOST总线、PCI总线、北桥和南桥的作用。

17一条微指令字长40位，其中微指令字段30位，判别字段4位，下址字段6位。画出微程序控制器原理框图。说明各组成部分的功能与数据。 答：

控制存储器(μCM)：是微程序控制器的核心部件，用来存放微程序。其性能(包括容量、速度、可靠性等)与计算机的性能密切相关；微地址寄存器(μMAR) ：它接受微地址形成部件送来的微地址，为下一步从μCM中读取微指令作准备；微指令寄存器(μIR) ：用来存放从μCM取出的正在执行的微指令，它的位数同微指令字长相等；微地址形成部件 ：用来产生初始微地址和后继微地址，以保证微指令的连续执行。 18答：

指令 I1 I2 I3 I4 1 2 3 4 M 5 WB M 6 WB IF ID EX IF 时间单元 7 IF 8 9 M 10 11 12 13 14 WB M WB IF ID EX ID EX ID EX 题44图 指令序列及其执行过程示意图

则这4条指令执行过程中，I3的ID段和I4的IF段被阻塞的原因各是什么？ （4） 若高级语言程序中某赋值语句为x = 2*x+a，x和a均为unsigned int类型变量，它们的存储单元地址分别表示为[x]、[a]，则执行这条语句至少需要多少个时钟周期？要求模仿题44图画出这条语句对应的指令序列及其在流水线中的执行过程示意图。

21某计算机采用16位定长指令格式，其CPU中有一个标志寄存器，其中包含进位/借位标志CF、零标志ZF和符号标志NF，假定为该机设计了条件转移指令，其格式如下： 15 11 10 9 8 7 0 0 0 0 0 0 C Z N OFFSET 其中，00000为操作码，C、Z和N分别为CF、ZF和NF的对应检测位，某检错位为1时表示需检测对应标志，需检错的标志位中只要有一个为1就转移，否则不转移，例如，若C=1，Z=0，N=1，则需检测CF和NF的值，当CF=1或NF=1时发生转移；OFFSET是相对偏移量，用补码表示。转移执行时，转移目标地址为 (PC)+2+2×OFFSET；顺序执行时，下条指令地址为 (PC)+2。请回答下列问题。

（1） 该计算机存储器按字节编址还是按字编址？该条件转移指令向后（反向）最多可跳转多少条指令？

（2） 某条件转移指令的地址为200CH，指令内容如下图所示，若该指令执行时CF=0，ZF=0，NF=1，则指令执行后PC的值是多少？若该指令执行时CF=1，ZF=0，NF=0，则该指令执行后PC的值又是多少？请给出计算过程。 15 11 10 9 8 7 0 0 0 0 0 0 0 1 1 11100011 （3） 实现“无符号数小于等于时转移”功能的指令中，C、Z和N应各是什么？

（4） 以下是该指令对应的数据通路示意图，要求给出图中部件①~③的名称或功能说明。

标志寄存器 ①OP C Z N OFFSETPC符号扩展器与门与门与门加法器②或门③多路选择器

22假定某计算机的CPU主频为80 MHz，CPI为4，并且平均每条指令访存1.5次，主存与Cache之间交换的块大小为16 B，Cache的命中率为99%，存储器总线宽度为32位。请回答下列问题。

（1）该计算机的MIPS数是多少？平均每秒Cache缺失的次数是多少？在不考虑DMA传送的情况下，主存带宽至少达到多少才能满足CPU的访存要求？

（2）假定在Cache缺失的情况下访问主存时，存在0.0005%的缺页率，则CPU平均每秒产生多少次缺页异常？若页面大小为4 KB，每次缺页都需要访问磁盘，访问磁盘时DMA传送采用周期挪用方式，磁盘I/O接口的数据缓冲寄存器为32位，则磁盘I/O接口平均每秒发出的DMA请求次数至少是多少？

（3）CPU和DMA控制器同时要求使用存储器总线时，哪个优先级更高？为什么？

（4）为了提高性能，主存采用4体交叉存储模式，工作时每1/4个存储周期启动一个体。若每个体的存储周期为50 ns，则该主存能提供的最大带宽是多少？

23某计算机的主存地址空间大小为256MB，按字节编址。 指令Cache 和数据Cache分离，均有8个Cache行，每个Cache行大小为64Ｂ，数据Cache采用直接映射方式。现有两个功能相同的程序Ａ和Ｂ，其伪代码如下所示： 程序Ａ： 程序Ｂ： int a[256][256]； int a[256][256]； ??? ??? int sum_array1（） int sum_array2（） ｛ int i,j,sum = 0； ｛ int i,j,sum = 0； for ( i=0;i<256;i++ ) for ( j=0;j<256;j++ ) for ( j=0;j<256;j++ ) for ( i=0;i<256;i++ ) sum+=a[i][j]； sum+=a[i][j]； return sum； return sum； ｝ ｝

假定int类型数据用32位补码表示，程序编译时i, j, sum均分配在寄存器中，数组a 按行优先方式存放，其首地址为320（十进制数）。请回答下列问题，要求说明理由或给出计算过程。 （1）、若不考虑用于Cache一致性维护和替换算法的控制位，则数据Cache的总容量为多少？ （2）、数组元素a[0] [31]和a[1] [1]各自所在的主存块对应的Cache行号分别是多少（Cache行号从0开始）？ （3）、程序A和B的数据访问命令中率各是多少？哪个程序的执行时间更短？

2011-44．（12分）某计算机存储器按字节编址，虚拟（逻辑）地址空间大小为16MB，主存（物理）地址空间大小为1MB，页面大小为4KB；Cache采用直接映射方式，共8行；主存与Cache之间交换的块大小为32B。系统运行到某一时刻时，页表的部分内容和Cache的部分内容分别如题44-a图和题44-b图（在下一页）所示，图中页框号及标记字段的内容为十六进制形式。 请回答下列问题。

（1）虚拟地址共有几位？那几位表示虚拟页号？物理地址共有几位？那几位表示页框号（物理页号）？

（2）使用物理地址访问Cache时，物理地址应划分成哪几个字段？要求说明每个字段的位数及在物理地址中的位置。

（3）虚拟地址001C60H所在的页面是否在主存中？若在主存中，则该虚拟地址对应的物理地址是什么？访问该地址时是否Cache命中？要求说明理由。 （4）假定为该机配置一个4路组相联的TLB，该TLB共可存8个页表项，若其当前内容（十六进制）如题44-c图所示，则此虚拟地址024BACH所在的页面是否在主存中？要求说明理由。

组号 有效位 标记 页框号 有效位 标记 页框号 有效位 标记 页框号 有效位 标记0 页框号 0 1 - 013 - 2D 1 0 001 15 - - 0 1 - - 1 0 012 1F - - 1 008 7E 题44-c图 TLB的部分内容 上图中表内第一行是0组内容 (组号为0)，第二行是1组内容 (组号为1)。

*24某32位计算机，CPU主频为800 MHz，Cache命中时的CPI为4，Cache块大小为32字节；主存采用8体交叉存储方式，每个体的存储字长为32位、存储周期为40ns；存储器总线宽度为32位，总线时钟频率为200 Mhz，支持突发传送总线事物。每次读突发传送总线事务的过程包括：送首地址和命令、存储器准备数据、传送数据。每次突发传送32字节，传送地址或32位数据均需要一个总线时钟周期。请回答下列问题，要求给出理由或计算过程。

（1）CPU和总线时钟周期各为多少？总线带宽（即最大数据传输率）为多少？ （2）Cache缺失时，需要用几个读突发传送总线事务来完成一个主存块的读取？ （3）存储器总线完成一次读突发传送总线事务所需的时间是多少？ （4）若程序BP执行过程中，共执行了100条指令，平均每条指令需进行1.2次访存，Cache缺失率为5%，不考虑替换等开销，则BP的CPU执行时间是多少？

虚页号 有效位 页框号 ?

1 06 ? 0 1 04 ? 1

1 15 ? 2

3 1 02 ? 4 0 - ? 5 1 2B ? 6 0 - ? 7 1 32 ?

题44-a图 页表的部分内容

参考答案： 一、填空题

1~5 B A C D B 6~10 B C D D B 11~15 C D A B A 16~20 D D A AC B 21~25 C B D A C 26~30 D D C D D 31~35 D B B D A 36~40 D A B D C 41~45 D C B A D 46~50 C B C BD B 51~55 D C C D C 56~60 B A ACD B C 61~65 A D A ABDC ABCD 66~70 D C B B A 71~75 B B A B C 76~80 A A B B C 81~85 AB D C D D 86~90 D C A A C 91~95 D C B B B 96~100 D D B D D 101~105 A C C C D 106~110 D B B A D 111~115 A D D C D 116~119 C C D C 二、填空题

1 BED80000H，

2 每秒百万次浮点操作次数 3 730Mb/s 4 20MB/S

5 匹配CPU和主存之间的速度 6 地址总线，数据总线 7 空间 , 时间 8 段,段页

9 时间、空间、时间+空间并行

10 原码表示法，反码表示法，补码表示法，移码表示法 11 SRAM ，DRAM

12 存取时间，存储周期，存储带宽

32-132-1

13 -2 ～ +（2-1） 14 +(2-2-52）*21023

15 0操作数检查 比较阶码大小并完成对阶 尾数求和运算 结果规格化 16 24

17汇编语言级，高级语言级

18非压缩的十进制数串 压缩的十进制数串 19纯小数 ， 纯整数

20高速缓冲存储器cache 主存储器 辅助存储器 21输入编码，汉字内码， 字模码 22内部存储器

23全相联方式、直接方式、组相联方式 24指令周期，CPU周期 时钟周期 25 11.1MB/s

26指令的寻址方式， 跳跃 27主存， 指令周期

28数据处理，数据存储，数据传送，程序控制 29取数，存数，寄存器之间 30指令周期 ，CPU周期 31总线带宽，最高

32指令寄存器（IR），数据地址寄存器（AR），数据缓冲寄存器（DR），通用寄存器（R0-R3）

33 FPM-DRAM、CDRAM、SDRAM 34 20,14,5,7 35 直接访问 36 选择，多路

37优先级别高，优先级低 38 DMA，通道，外围处理机

39优先级仲裁，向量，控制逻辑

40停止CPU访内，周期挪用，DMA和CPU交替访内 41 存储总线，IO设备 42 处理器，指令 43 CPU，外设

三 问答题

第1题：看课本第14页 第2题：

1）双端口存储器采用空间并行技术； 2) 多体交叉存储器，采用时间并行技术。

第3题：

第4题：

第5题：

第6题：

解：存储容量：指存储器可以容纳的二进制信息的数量，通常用单位KB、MB、GB来度量，存储容量越大，表示计算机所能存储的信息量越多，反映了计算机存储空间的大小。 单元地址：单元地址简称地址，在存储器中每个存储单元都有唯一的地址编号，称为单元地址。

数据字： 若某计算机字是运算操作的对象即代表要处理的数据，则称数据字。

指令字： 若某计算机字代表一条指令或指令的一部分，则称指令字。 指令：计算机所执行的每一个基本的操作。

程序：解算某一问题的一串指令序列称为该问题的计算程序，简称程序。 内存：一般由半导体存储器构成，装在底版上，可直接和CPU交换信息的存储器称为内存储器，简称内存。用来存放经常使用的程序和数据。

外存：为了扩大存储容量，又不使成本有很大的提高，在计算机中还配备了存储容量更大的磁盘存储器和光盘存储器，称为外存储器，简称外存。外存可存储大量的信息，计算机需要使用时，再调入内存。

CPU：包括运算器和控制器。基本功能为：指令控制、操作控制、时间控制、数据加工。

适配器：连接主机和外设的部件，起一个转换器的作用，以使主机和外设协调工作。

7 设一个具有20位地址和32位字长的存储器，问： （1）该存储器存储多少字节的信息？

（2）如果存储器由512K×8位的SRAM芯片组成，需要多少片？ （3）需要多少位地址作芯片选择？

20

答：（1）2= 1M， 该存储器能存储的信息为：1M×32/8=4MB （2）（1024K/512K）×（32/8）= 8（片） （3）需要1位地址作为芯片选择。（选择两个512K×32位的存储体）

8 已知某64位机主存采用半导体存储器，其地址码为26位，若采用4M×8位的DRAM芯片组成该机所允许的最大主存空间，并选用内存条结构形式，问： （1）若每个内存条为16M×64位，共需几个内存条？ （2）每个内存条共有多少个DRAM芯片？

（3）主存共需多少DRAM芯片？CPU如何选择各内存条？

26

答：(1)最大主存容量为：2×64位，每个模块容量为：1024K×64位=220×64位 设：共需模块板数为m：

则：m=（226×64位）/（220×64位）= 64 (块)

（2）设每个模块板内有DRAM芯片数为n:

2018

n=（2/2) ×(64/16)=16 (片)

主存共需DRAM芯片为：m×n = 64×16=1024 (片)

每个模块板有16片DRAM芯片，容量为1024K×64位，需20根地址线(A19~A0)完成模块板内存储单元寻址。一共有64块模块板，采用6根高位地址线(A25~A20)，通过6:64译码器译码产生片选信号对各模块板进行选择。

9 CPU中有哪几类主要寄存器，各具有什么功能。

答： 数据缓冲寄存器DR：暂时存放ALU的运算结果或由数据存储器读出的一个数据字或来自外部接口的一个数据字；

指令寄存器IR：保存当前正在执行的一条指令； 程序计数器PC：cpu中用来确定下一条指令的地址；

数据地址寄存器AR：保存当前cpu所访问的数存单元的地址； 通用寄存器：为ALU提供工作区；

状态字寄存器PSW：保存处理器的状态信息和中断优先级。 10 列表比较CISC处理机和RISC处理机的特点。

11 一台机器的指令系统有哪几类典型指令？列出其名称。 答：典型的一台及其指令包含入校类型的指令：

A.数据传送类指令；B.算术运算类指令；C.逻辑运算类指令；D.程序控制类指令；E.输入输出类指令；F.字符串类指令；G.系统控制类指令；H.特权指令

12 画图说明当代总线的内部结构与外部功能部件的联系，做简要说明。 答：图如课本P188 当代总线的内部结构图所示。 *13多媒体CPU的技术特征是什么？ 14 简述CPU的四种基本功能。

答：指令控制：保证机器按顺序执行程序；操作控制：管理并产生由内存取出的每条指令的操作信号，吧各种操作信号送往相应部件，从而控制这些部件按指令的要求进行运作；C时间控制：对各种操作实施时间上的定时，保证计算机有条不紊地自动工作；D数据加工：对数据进行算术运算和逻辑运算处理。

15总线的集中式仲裁有哪几种方式？各有什么优缺点？

答：链式查询方式 。优点：只有很少几根线就能够按一定次序实现总线仲裁，并且这种链式结构很容易扩充设备；缺点：对询问链的电路故障很敏感，若优先级高的设备出现频繁的请求，那低优先级的设备可能长期不能使用总线。

计数器定时查询方式。优点：可以方便的改变优先次序，提高灵活度；缺点：增加线数，成本较高。 独立请求方式。优点：响应时间快，对优先级次序的控制相当灵活；缺点：控制总线数量多，总线仲裁器很复杂。 16何谓分布式仲裁？ 答：分布式仲裁不需要集中的总线仲裁器，每个潜在的主方功能模块都有自己的仲裁号和仲裁器。当它们有仲裁请求时，把它们唯一的仲裁号发送到共享的仲裁总线上，每个仲裁器将仲裁总线上得到的号与自己的号进行比较。如果仲裁总线上的号大则它的总线请求不予响应，并撤销它的仲裁号。最后获胜者的仲裁号保留在仲裁总线上。

17 ASCII码是7位，如果设计主存单元字长为32位，指令字长为12位，是否合理？为什么？

答：不合理。指令最好半字长或单字长，设16位比较合适。一个字符的ASCII是7位，如果设计主存单元字长为32位，则一个单元可以放四个字符，这也是可以的，只是在存取单个字符时，要多花些时间而已，不过，一条指令至少占一个单元，但只占一个单元的12位，而另20位就浪费了，这样看来就不合理，因为通常单字长指令很多，浪费也就很大了。

*18某机字长为32位，主存容量为1M，单字长指令，有50种操作码，采用寄存器寻址、寄存器间接寻址、立即、直接等寻址方式。CPU中有PC，IR，AR，DR和16个通用寄存器。 问：（1）指令格式如何安排？（2）能否增加其他寻址方式？

答：（1）依题意,指令字长32位，主存1M字，需20位地址A19-A0。50种操作码，需6位OP，指令寻址方式Mode为2位，指定寄存器Rn需4位。设有单地址指令、双地址指令和零地址指令，现只讨论前二种指令。 a）单地址指令的格式为：

Mode=00时为立即寻址方式，指令的23－0位为立即数； Mode=01时为直接寻址方式，指令的19－0位为有效地址。 b)双地址指令的格式为：

Mode1=01时为寄存器直接寻址方式，操作数S=(Rn)； Mode1=11时为寄存器间址寻址方式, 有效地址E=(Rn)。 Mode2=00时为立即寻址方式，指令的13-0位为立即数； Mode2=01时为页面寻址方式；

Mode2=10时为变址寻址方式，E=(Rn)+D；

Mode2=11时为变址间址寻址方式, E=((Rn)+D)。

（2）由于页面寻址方式时，D为14位，所以页面大小应为214＝16K字，则1M字可分为26＝64个页面。可由PC的高6位指出页面号。

（3）能增加其它寻址方式，例如上述间址方式、变址间址寻址方式。 19设某机字长为32位，CPU中有16个32位通用寄存器，设计一种能容纳64种操作的指令系统。如果采用通用寄存器作基址寄存器，则RS型指令的最大存储空间是多少？

答：根据题意，64种操作至少需6位OP；用2位表示四种寻址方式；寄存器16个源操作数和目的操作数各用4位，因机器字长为32位，固还剩16位可表示形式地址D 。 31 26 25 24 23 20 19 16 15 0 OP 寻址方式 源寄存器 目的寄存器 D 如果采用通用寄存器作基址寄存器，因为寄存器为32，位所以RS型指令可寻址空间最大可达232单元，即寻址范围为0~4G。

20比较单总线、多总线结构的性能特点 答：（1）单总线结构：它是用单一的系统总线连接整个计算机系统的各大功能部件，各大部件之间的所有的信息传送都通过这组总线。其结构如图所示。单总线的优点是允许I/O设备之间或I/O设备与内存之间直接交换信息，只需CPU分配总线使用权，不需要CPU干预信息的交换。所以总线资源是由各大功能部件分时共享的。单总线的缺点是由于全部系统部件都连接在一组总线上，所以总线的负载很重，可能使其吞吐量达到饱和甚至不能胜任的程度。 （2）多总线结构：多总线结构是通过桥、CPU总线、系统总线和高速总线彼此相连，各大部件的信息传送不是只通过系统总线；体现了高速、中速、低速设备连接到不同的总线上同时进行工以提高总线的效率和吞吐量，而且处理器结构的变化不影响高速总线。 21说明总线结构对计算机系统性能的影响。 答：（1）最大存储容量：在单总线系统中，最大主存容量必须小于由计算机字长所决定的可能的地址总数。在双总线系统中，对主存和外设进行存取的判断是利用各自的指令操作码。由于主存地址和外设地址出现于不同的总线上，所以存储容量不会受到外围设备多少的影

响。 （2）指令系统：在双总线系统中，CPU对存储总线和系统总线必须有不同的指令系统。在单总线系统中，访问主存和I/O传送可使用相同的操作码，使用相同的指令，但它们使用不同的地址。（3）吞吐量：计算机系统的吞吐量是指流入、处理和流出系统的信息的速率。它取决于信息能够多快地输入内存，CPU能够多快地取指令，数据能够多快地从内存取出或存入，以及所得结果能够多快地从内存送给一台外围设备。

22用异步通信方式传送字符“A”和“8”，数据有7位，偶校验1位，起始位1位，停止位1位，请分别画出波形图。

23总线的一次信息传送过程大致分为哪几个阶段？

答：分五个阶段：请求总线、总线仲裁、寻址（目的地址）、信息传送、状态返回（或错误报告）。

24请说明程序查询方式与中断方式各自的特点。

答：程序查询方式，数据在CPU和外围设备之间的传送完全靠计算机程序控制，优点是硬件结构比较简单，缺点是CPU效率低，中断方式是外围设备用来“主动”通知CPU，准备输入输出的一种方法，它节省了CPU时间，但硬件结构相对复杂一些。 25简要描述外设进行DMA操作的过程及DMA方式的主要优点。

答：DMA操作过程：(1）外设发出DMA请求（2）CPU响应请求，DMA控制器从CPU接管总线的控制（3）由DMA控制器执行数据传送操作（4）向CPU报告DMA操作结束

DMA方式优点：数据传输速度很高，传输速率仅受内存访问时间的限制。需更多硬件，适用于内存和高速外设之间大批交换数据的场合。

26外围设备的I/O控制方式分哪几类？各具什么特点？ 答：（1）程序查询方式：CPU的操作和外围设备的操作能够同步，而且硬件结构比较简单（2程序中断方式：一般适用于随机出现的服务，且一旦提出要求应立即进行，节省了CPU的时间，但硬件结构相对复杂一些。（3）直接内存访问（DMA）方式：数据传输速度很高，传输速率仅受内存访问时间的限制。需更多硬件，适用于内存和高速外设之间大批交换数据的场合。（4）通道方式：可以实现对外设的统一管理和外设与内存之间的数据传送，大大提高了CPU的工作效率。（5）外围处理机方式：通道方式的进一步发展，基本上独立于主机工作，结果更接近一般处理机。

27在计算机中，CPU管理外围设备有几种方式？

答：程序查询方式，程序中断方式，直接存储器（DMA）访问，通道控制方式，外围处理机（PPU）方式

28 CPU响应中断应具备哪些条件？

答：（1）在CPU内部设置的中断允许触发器必须是开放的。（2）外设有中断请求时，中断请求触发器必须处于“1”状态，保持中断请求信号。（3）外设（接口）中断允许触发器必须为“1”，这样才能把外设中断请求送至CPU。（4）当上述三个条件具备时，CPU在现行指令结束的最后一个状态周期响应中断。

29 何谓DMA方式？DMA控制器可采用哪几种方式与CPU分时使用内存？

答：DMA（Direct Memory Access）称为直接内存存取操作。是一种完全由硬件指令I/O交换的工作方式。DMA控制器从CPU完全接管对总线的控制，数据交换不经过CPU，直接在内存与I/O设备之间进行。 DMA有三种工作方式。（1）停止CPU访问内存；（2）周期挪用；（3）DMA与CPU交替访问。 30比较通道, DMA和中断三种基本I/O方式的异同点.

答：CPU管理外围设备主要有程序查询方式、查询中断方式、直接内存访问（DMA）访问方式和通道方式。上述三种I/O方式计算机信息交换的主要方式。 （1）通道方式：可以实现对外设的统一管理和外设与内存之间的数据传送，大大提高了CPU的工作效率。 （2）DMA方式：数据传送速度很高，传送速率仅受到内存访问时间的控制。需要更多硬件，适合内存和高速外设之间大批数据交换的场合。 （3）中断方式：一般适用于随机出现的服务，且一旦提出要求应立即执行，节省了CPU的时间开销，但硬件结构稍微复杂一些。 31假定在一个8位字长的计算机中运行如下的类C程序段：

unsigned int x=134； unsigned int y=246； int m=x； int n=y；

unsigned int z1=x-y； unsigned int z2=x+y； int k1=m-n； int k2=m+n；

若编译器编译时将8个8位寄存器R1~R8分别分配给变量x、y、m、n、z1、z2、k1、k2。请回答下列问题。（提示：带符号整数用补码表示）

（1）执行上述程序段后，寄存器R1、R5和R6的内容分别是什么？(用十六进制表示) 答：R1=134=86H, R5=134-246=-112=90H, R6=7CH溢出了

（2）执行上述程序段后，变量m和k1的值分别是多少？(用十进制表示) 答：m=-122,k1=-112 m=1000 0110B，做高位为符号位，则 m 的原码为 1111 1010B=-122； n=1111 0110B n 的原码为 1000 1001= -10；k1=m-n= -112。

（3）上述程序段涉及带符号整数加/减、无符号整数加/减运算，这4种运算能否利用同一个加法器及辅助电路实现？简述理由。 答：无符号数和有符号数都是以补码的形式存储，加减运算没有区别（不考虑溢 出情况时）， 只是输出的时候若是有符号数的最高位是符号位。 减法运算求[-x]补的时候，是连同符号位一起按位取反末位加 1，但是如果有溢出情况， 这两者是有区别的，所以可以利用同一个加法器实现，但是溢出判断电路不同。 （4）计算机内部如何判断带符号整数加/减运算的结果是否发生溢出？上述程序段中，哪些带符号整数运算语句的执行结果会发生溢出。

答：判断方法是如果最高位进位和符号位的进位不同，则为溢出；“int k2=m+n;” 会溢出； 三种方法可以判断溢出，双符号位、最高位进位、符号相同操作数的运算后与原操作数的符号不同则溢出

32某计算机字长为16位，主存地址空间大小为128KB，按字编址，采用单字长指令格式，

指令各字段定义如下：

15 12 11 9

OP Ms

8 6 5 3 2 0

Rs Md Rd

源操作数 目的操作数 转移指令采用相对寻址方式，相对偏移是用补码表示。寻址方式定义如下： Ms/Md 000B 001B 010B 011B 寻址方式 寄存器直接 寄存器间接 寄存器间接、自增 相对 助记符 Rn （Rn） （Rn）+ 含义 操作数=（Rn） 操作数=((Rn)) 操作数=((Rn)),（Rn）+1→Rn D（Rn） 转移目标地址=（ＰＣ）＋（Rn） 注：（x）表示存储器地址x或寄存器x的内容。 请回答下列问题： （1）、该指令系统最多可有多少条指令？该计算机最多有多少个通用寄存器？存储器地址寄存器（MAR）和存储器数据寄存器（MDR）至少各需多少位？

答：该指令系统最多支持2=16条指令；支持2=8个通用寄存器；16位字长的计算机的MAR、MDR至少是16位字长； （2）、转移指令的目标地址范围是多少？

答：转移指令的目标地址范围应该是整个内存的寻址空间0~65535；

（3）、若操作码0010Ｂ表示加法操作（助记符为add），寄存器R4和R5的编号分别为100Ｂ和101Ｂ，R4的内容为1234H，R5的内容为5678H，地址1234H中的内容为5678H，地址5678H中的内容为1234H，则汇编语句为“add (R4), (R5)+”（逗号前为源操作数，逗号后为目的操作数）对应的机器码是什么（用十六进制表示）？该指令执行后，哪些寄存器和存储单元的内容会改变？改变后的内容是什么？ 答：“add (R4), (R5)+”指令的机器码是：0010 001100 010101B，即2315H；该指令的功能是：把内存1234H单元中的数据与内存5678H单元中的数据进行相加，结果写回到5678H单元，而且R5的内容用作内存地址之后，还要执行R5的内容加1的操作。因此，指令执行后，R5的内容将变为5679H，内存5678H单元的内容将变为该加法指令计算得到的和：5678H+1234H=68ACH。 四、计算题

1 设x=-15，y=+13，数据用补码表示，用带求补器的阵列乘法器求出乘积x×y，并用十进制数乘法进行验证。

4

3

2已知x=-0.01111，y=+0.11001,求： ① [x]补，[-x]补，[y]补，[-y]补； ② x+y,x-y,判断加减运算是否溢出。

3有两个浮点数N1=2×S1,N2=2×S2，其中阶码用4位移码、尾数用8位原码表示（含1位符号位）。

解：设j1=(11)2,S1=(+0.0110011)2,j2=(-10)2,S2=(+0.1101101)2，求N1+N2，写出运算步骤及结果。

j1

j2

4设存储器容量为64M字，字长为64位，模块数m=8，分别用顺序和交叉方式进行组织。存储周期T=100ns，数据总线宽度为64位，总线传送周期为50ns。 求：顺序存储器和交叉存储器的带宽各是多少？

解：顺序存储器和交叉存储器连续读出m=8个字的信息总量都是 Q=64b×8=512b

顺序存储器和交叉存储器连续读出4个字所需的时间分别是：

-7

t2=mT=8×100ns=8×10s

-7

t1=T+(m-1)t=100ns+7×50ns=4.5×10s

顺序存储器和交叉存储器的带宽分别是:

-7

W2=q/t2=512b/(8×10s)s=640Mb/s

-7

W1=q/t1=512b/(4.5×10)s=1137.8Mb/s

5 CPU执行一段程序时，cache完成存取的次数为2420次，主存完成的次数为80次，已知cache存储周期为40ns，主存存储周期为200ns，求cache/主存系统的效率和平均访问时间。解： 命中率：h=2420/2500 = 0.968

平均访问时间：ta = h*tc+(1-h)*tm = 45.12 ns 系统访问效率： e =tc/ta = 88.65%

*6、某计算机的存储系统由cache、主存和磁盘构成。cache的访问时间为15ns；如果被访问的单元在主存中但不在cache中，需要用60ns的时间将其装入cache，然后再进行访问；如果被访问的单元不在主存中，则需要10ms的时间将其从磁盘中读入主存，然后再装入cache中并开始访问。若cache的命中率为90%，主存的命中率为60%，求该系统中访问一个字的平均时间。

解：cache直接访问时间：t1 = 15ns*90% = 13.5ns；

在主存中，说明cache没有直接命中，但主存命中，所以: 内存访问时间：t2 = 10%*60%*(60+15) = 4.5ns；

在硬盘中，说明cache没有命中，主存也没有命中，必定在硬盘里，故概率是10%*40%，所以：

7

硬盘访问时间：t3 = 10%*40%*（10+60+15）ns = 400003ns 平均时间:Ta = t1+t2+t3 = 4000021ns

7某计算机系统的内存储器由cache和主存构成，cache的存储周期为30ns，主存的存取周期为150ns。已知在一段给定的时间内，CPU共访问内存5000次，其中400次访问主存。问： （1）cache的命中率是多少？

（2）CPU访问内存的平均时间是多少纳秒？ （3）cache-主存系统的效率是多少？ 解：

（1）cache的命中率：（5000-400）/5000=92%

（2）CPU访问内存的平均时间：92%*30ns+(1-92%)*150ns=39.6ns （3）cache-主存系统的效率：30ns/39.6ns=76%

8已知cache存储周期40ns，主存存储周期200ns，cache/主存系统平均访问时间为50ns，求cache的命中率是多少？

解：设cache的命中率为h，则有

h*40ns+(1-h)*200=50ns, h=93.75%

答：cache的命中率是93.75%。 9一盘组共11片，记录面为20面，每面上外道直径为14英寸，内道直径为10英寸，分203道。数据传输率为983040B/S，磁盘转速为3600转/分。假定每个记录块记录1024B，且系统可挂多达16台这样的磁盘，请给出适当的磁盘地址格式，并计算盘组总的存储容量。 解：设数据传输率为C，每一磁道的容量为N，磁速为r，根据公式C=r*N,可以求得

N=C/r=983040/(3600/60)=16384B。 每个磁道有扇区数=16384/1024=16个

根据磁盘参数：台数16，面数20，磁道数203道，扇区数16，由此可得磁地址格式如下： 20 17 16 9 8 4 3 0 台号 柱面号 面号 扇区号

磁存容量为：16*20*203*16384=1064304640B=1G 10某磁盘存贮器转速为3000转 / 分，共有4个记录面，每毫米5道，每道记录信息为12288字节，最小磁道直径为230mm，共有275道。问： （1）磁盘存贮器的容量是多少？

（2）最高位密度与最低位密度是多少？ （3）磁盘数据传输率是多少？ （4）平均等待时间是多少？

（5）给出一个磁盘地址格式方案。 解：

（1）每道记录信息容量 = 12288字节

每个记录面信息容量 = 275×12288字节

共有4个记录面，所以磁盘存储器总容量为： 4 ×275×12288字节 = 13516800字节

（2）最高位密度D1按最小磁道半径R1计算（R1 = 115mm）： D1 = 12288字节 / 2πR1 = 17字节 / mm 最低位密度D2按最大磁道半径R2计算：

R2 = R1 + （275 ÷ 5） = 115 + 55 = 170mm D2 = 12288字节 / 2πR2 = 11.5 字节 / mm （3）磁盘传输率 C = r · N

r = 3000 / 60 = 50 周 / 秒

N = 12288字节（信道信息容量）

C = r · N = 50 × 12288 = 614400字节 / 秒 （4）平均等待时间 = 1/2r = 1 / (2×50) = 10毫秒

（5）磁盘存贮器假定只有一台，所以可不考虑台号地址。有4个记录面，每个记录面有275个磁

道。假定每个扇区记录1024个字节，则需要12288 ÷1024字节 = 12个扇区。由此可得如

下地址格式：

11某总线在一个总线周期中并行传送32位数据，假设一个总线周期等于一个总线时钟周期，总线时钟频率为33MHz，总线带宽是多少？如果一个总线周期中并行传送8个字节的数据，总线时钟频率升至66MHz，总线带宽是多少？

解:设总线带宽用Dr表示，总线时钟周期用T=1/f表示，一个总线周期传送的数据量用D表示，根据定义可得：

（1）32位=4Byte，总线带宽Dr=D/T=D×f=4B×33×106/s=132MB/S （2）总线带宽Dr=D/T=D×f=8B×66×106/s=528 MB/S

12假设某机器有80条指令，平均每条指令由4条微指令组成，其中有一条取指微指令是所有指令公用的。已知微指令长度为32位，请估算控制存储器的容量。 解： （1＋80×3）×4=964B

13有4级的一个指令流水线，分别完成取指、指令译码并取数、运算、送结果四步操作。假设完成各步操作的时间依次为100ns，100ns，80ns，50ns。请问： （1）流水线的操作周期应设计为多少？

（2）若相邻两条指令发生数据相关，硬件上不采取措施，那么第2条指令要推迟多少时间进行？ 解：

（1）流水线的操作时钟周期 t应按四步操作中最长时间来考虑, 所以t=100ns；

（2）遇到数据相关时，可停顿下一条指令的执行，直到前面指令的结果已经产生，因此至少需要延迟2个时钟周期（200ns）。

14 某总线在一个总线周期中并行传送8个字节的信息，假设一个总线周期等于一个总线时钟周期，总线时钟频率为70MHz，总线带宽是多少？ 解：总线带宽Dr=8B*70M=560MB/S。 15 略。 16 略。 17略。 五、综合题

1 用2M×8位的SRAM芯片，设计8M×32位的SRAM存储器。

解：所需芯片数d=16片，设计的存储器字长为32位，字的存取范围为8M。每四片构成一个32位 的存储器组，共用4组就可构成8M×32的存储器，地址总线23根。用A22、A23 作为2:4译码器的输入信号，译码器输出的信号作为4组存储器的片选信号。 设计图略。 第2题：

解：(1)根据题意，存储总容量为64KB，故地址总线需16位。现使用16K*8位DRAM芯片，共需16片。芯片本身地址线占14位，所以采用位并联与地址串联相结合的方法来组成整个存储器，其中使用一片2：4译码器。 (2)根据已知条件，CPU在1us内至少访存一次，而整个存储器的平均读/写周期为0.5us，如果采用集中刷新，有64us的死时间，肯定不行 如果采用分散刷新，则每1us只能访存一次，也不行 所以采用异步式刷新方式。

假定16K*1位的DRAM芯片用128*128矩阵存储元构成，刷新时只对128行进行异步方式刷新，则刷新间隔为2ms/128 = 15.6us，可取刷新信号周期15us。 刷新一遍所用时间＝15us×128＝1.92ms 第3题： 解：（1）

（2）

第4题：

解1：4420H换算成2进制后为100010 00 01000000；即X=00，位移量D=0100000000，所以是直接寻址 有效地址为（1234H+40H） 后三条指令略 第5题：

解： 1) 直接寻址 2）间接寻址 3）变址寻址 4）基址变址

5）间接寻址 6）寄存器间接寻址 第6题：

解：1.X=000，D为直接操作数；无访存空间问题 2. X=001，D为直接主存地址；2^16-1

3. X=010，由通用寄存器R0提供主存地址；2^32-1

4. X=011，D为位移量，由通用寄存器R1提供基址地址；2^32-1

5. X=100，D为位移量，由通用寄存器R2提供变址地址（8位）；2^32-1 6. X=101，D为位移量，有程序计数器PC提供主存地址；2^16-1 7. X=110，由通用寄存器R3提供存储器堆栈栈顶地址。2^32-1

7已知浮点加法流水线由阶码比较、对阶、尾数相加、规格化四个流水段组成，每段所需的时间（包括缓冲寄存器时间）分别为30ns、25ns、55ns、50ns。请画出该流水线的时空图，并计算加速比。 解： （1） S I1 I2 I3 I4 I5 I6 I7 I8 I9 I10 I11 I12 I13 I14 I15 WB EX ID IF

1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 T （2）

若T取15个周期，输入15条指令，输出11条指令，

则吞吐率 = 11 / (15*100ns) = 11 / (15*100*10-9 s) =7.3*106 条指令/秒 = 7.3 MIPS 若T取19个周期，输入19条指令，输出15条指令，

则吞吐率 = 15 / (19*100ns) = 15 / (19*100*10-9 s) =7.9*106 条指令/秒 = 7.9 MIPS （3）流水线时钟周期=15个，线性执行时时钟周期=4*12=48个 Ck = 48/15 =3.2

*8判断以下三组指令中各存在哪种类型的数据相关？

（1）I1 LDA R1, A ； M(A)→R1,M(A)是存储器单元 I2 ADD R2, R1 ； （R2）+（R1）→R2 （2）I3 ADD R3，R4 ； （R3）+（R4）→R3 I4 MUL R4, R5 ； （R4）×（R5）→R4

（3）I5 LDA R6, B ； M(B) →R6,M(B)是存储器单元 I6 MUL R6, R7 ； (R6)×(R7) →R6

该组指令中，I1指令应先将M（A）中内容写入R1，然后在I2指令中读出R1内容，由于I2指令进入流水线，变成I2指令在I1指令写入R1前读出R1内容，发生写后读相关。该组指令中，I 3指令应先读取R4中内容，然后在I4指令中将运算结果写入I4，由于I4进入流水线，I 4 指令先于I3指令将运算结果写入R4，发生读后写相关。该组指令中，如果I6指令的乘法运算完成时间早于I5指令，则变成指令I6在指令I5写入R6前就写入R6，导致R6的内容错误，发生写后写相关。

11．下表列出寻址方式指定的操作数物理位置（EA），请在寻址方式名称下面填上适当的术语。

答：

隐含寻址 立即寻址 直接寻址 间接寻址 寄存器寻址 寄存器间接寻址 偏移寻址 段寻址 堆栈寻址

12. 指令格式结构如下所示，试分析指令格式及寻址方式特点。

15 10 7 4 3 0 OP —— 目标寄存器 源寄存器

解：指令格式及寻 址方式特点如下：

① 单字长二地址指令；

6

② 操作码OP可指定2=64条指令；

③ RR型指令，两个操作数均在寄存器中，源和目标都是通用寄存器（可分别指定

16个寄存器之一）；

④ 这种指令格式常用于算术逻辑类指令。

11 指令格式结构如下所示，试分析指令格式及寻址方式特点。

15 10 7 4 3 0 OP 源寄存器 变址寄存器 偏移量（16位）

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