数字电路实验

2.3 编码器、译码器的应用

2.3.1 实验目的

1.熟悉编码器、译码器的工作原理和使用方法。

2.掌握中规模集成编码器、译码器的逻辑功能及应用。 3.掌握编码器的设计方法及应用。 4.熟悉数码管的工作原理及使用方法。

2.3.2 实验仪器与器件

序号 1 2 3 4 5 6 7 8 9 仪器或器件名称 逻辑实验箱 双踪示波器 指针式万用表 8线-3线编码器 3线－8线译码器 七段译码驱动器 4输入二与非门 3输入三与非门 PC机和仿真软件 型号或规格 数量 2.3.3 实验原理

在数字系统中，编码器和译码器都是常用的组合逻辑电路。编码器其功能就是实现编码操作的电路，即将输入的高、低电平信号编成一个对应的二进制代码。按照被编码信号的不同特点和要求，编码器也可以分为二进制编码器、二—十进制编码器和优先编码器。译码器是编码的逆过程，其功能是将每个输入的代码进行“翻译”，译成对应的输出高、低电平信号。按用途分类可以分为变量译码器、码制变换译码器和显示译码器。 （一）编码器

由门电路来设计一个编码器。例如设计一个4线－2线编码器。

第一步，根据题意列真值表如表2.3.1所示。 表2.3.1 4线-2线编码器真值表 第二步,由真值表写出逻辑表达式。 输入输出 Y1?I3I2I1I0?I3I2I1I0 Y0?I3I2I1I0?I3I2I1I0

Y1Y0I3 I2 I1 I0 0 0 0 1 0 0 1 0 0 1 0 0 1 0 0 0 00110101第三步，画出逻辑图。

最后把函数变换为与非门和非门形式的表达式， 得到4线－2线编码器的电路如图2.3.1所示。

典型集成芯片74LS148是8线－3线优先编码器，其管脚图如图2.3.2所示。

I3I2I1I0...1。1。1。1。.....&VCCYS15OYES14OI313OI212OI111OI010OY09。。。

16&.&。Y1OYSI4I5OYESI3I2I1I0Y0O&。Y01I6OI7OS(E)OY2OY1O&2345678I4I5I6I7SY2Y1GND

图2.3.1 4线-2线编码器电路图 图2.3.2 74LS148管脚管脚排列及逻辑符号

表2.3.2 8线-3线优先编码器的真值表

输入端 输出端 ST IN0 IN1 IN2 IN3 IN4 IN5 IN6 IN7 Y2 Y1 Y0 YS YEX 1 0 0 0 0 0 0 0 0 0 × 1 × × × × × × × 0 × 1 × × × × × × 0 1 × 1 × × × × × 0 1 1 × 1 × × × × 0 1 1 1 × 1 × × × 0 1 1 1 1 × 1 × × 0 1 1 1 1 1 × 1 × 0 1 1 1 1 1 1 × 1 0 1 1 1 1 1 1 1 1 1 0 0 0 0 1 1 1 1 1 1 0 0 1 1 0 0 1 1 1 1 0 1 0 1 0 1 0 1 1 0 1 1 1 1 1 1 1 1 1 1 0 0 0 0 0 0 0 0 （二）译码器

译码器是一个多输入、多输出的组合逻辑电路。它的作用是对输入代码进行“翻译”，使输出通道中相应的一路或多路有信号输出。有效电平可以是高电平(称为高电平译码)，也可以是低电平(称为低电平译码)。一般有以下几类：1）二进制译码器，一般具有n个输入

n

端、2个输出端和一个(或多个)使能输入端；2）码制变换器，用于一个数据的不同代码之间的相互转换，如BCD码二－十进制译码器、格雷码与二进制码之间的转换的译码器等；3）显示译码器，是用来驱动各种数字、文字或符号的显示器，如共阴极BCD-七段显示译码器和共阳极BCD-七段显示译码器等。常见的有2线-4线译码器、3线-8线译码器和4线-16线译码器等。图2.3.3、图2.3.4所示分别是3线-8线译码器74LS138的管脚排列图和逻辑符号。

A0012BIN/OCT0123Y6A2S1OOVCC16Y015OY114OY213OY312OY411OY510OY69OOOOOOOOY0Y1Y2Y3Y4Y5Y6Y7A1A2Y0A0A1Y1Y2Y3Y4Y54S1OOS2OS3Y7O&EN56712345678S2S3

图2.3.3 74LS138译码器管脚排列及逻辑符号 图2.3.4 74LS138逻辑符号

译码器典型应用之一是实现组合逻辑电路。例如用3线－8线译码器74LS138和门电路

A0A1A2S1S2S3Y7GND设计1位二进制全减器电路。输入为被减数、减数和来自低位的借位，输出为两数之差D和本位向高位的借位信号CO。

分析题意可得真值表，如表2.3.3所示，从真值表可以得到D和CO的表达式：

D?ABCI?ABCI?ABCI?ABCI?ABCI?ABCI?ABCI?ABCI?Y7Y4Y2Y1 CO?ABCI?ABCI?ABCI?ABCI?ABCI?ABCI?ABCI?ABCI?Y7Y3Y2Y1

由此可见用3线－8线译码器可以实现上述电路，如图2.3.5所示，从上例中可以看出3线－8线译码器可以实现多输出函数。

表2.3.3 全减器真值表

输 入A00001111B00110011CI01010101输 出D01101001CO01110001ABCI012BIN/OCT01234OOOOOOOO...&DO.

“1”OO&5EN67&COO

图2.3.5 74LS138实现全减器电路

（三）数码显示译码器

在一些数字系统中，不仅需要译码，而且需要把译码的结果显示出来。例如，在计数系统中，需要显示计数结果，在测量仪表中，需要显示测量结果。用显示译码器驱动显示器件，就可以达到显示数据的目的。目前广泛使用的显示器件是七段数码显示器，七段数码显示器由a～g七段可发光的线段拼合而成，控制各段的亮或灭，即可以显示不同的字符或数字。七段数码显示器有半导体数码显示器和液晶显示器两种。 １．七段发光二极管（LED）数码管 图2.3.6、图2.3.7是半导体七段数码管BS201A的内部结构和外形图及编码规则，这种数码管的每个段都是一个发光二极管LED（Light Emitting Diode）。二极管LED的正极称为阳极，负极称为阴极。当LED加上正向电压时，发光二极管发光。有的数码管的右下角还增设了一个小数点，形成八段显示。由BS201A的等效电路可见，构成数码管的七只LED的阴极是连接在一起的，属于共阴结构。如果把七只LED的阳极连接在一起，则属于共阳结构。

。。。。。。。。。abcdefgDP.......阳极。。。。。。。。a( a )。阴极bcdefgDP( b )

图2.3.6 半导体数码显示器外形图及等效电路

LED数码管可用来显示一位0～9十进制数和一个小数点，如图2.3.7所示。每段发光

二极管的正向压降通常约为2V～2.5V，每个发光二极管的点亮电流在5mA~10mA。LED数码管要显示BCD码所表示的十进制数字就需要有一个专门的译码器，该译码器不但要完成译码功能，还要有相当的驱动能力。

feagdbafebcdbceddagbagbcfgbcdfagcfedagcabcfedagbcdfagbc.cDP图2.3.7 数码显示器

2．BCD码七段译码驱动器

BCD码七段译码驱动器型号有74LS47（共阳结构），74LS48（共阴结构），CC4511（共

阴结构）等。本实验采用74LS48BCD七段译码、驱动器，驱动共阴极LED数码管。A3~A0是8421BCD码输入端，Ya~Yg是输出端，为七段显示器件提供驱动信号。显示器件根据输入的数据，可以分别显示数字0～9。

74LS48除了完成译码驱动的功能外，还附加了灯测试输入LT、消隐输入BI，灭零输入RBI和灭零输出RBO等控制信号。由功能表2.3.4可见，当灯测试输入LT＝0时，无论输入A3~A0的状态如何，输出Ya~Yg全部为高电平，使被驱动的数码管七段全部点亮。因此，LT＝0信号可以检查数码能否正常发光。

当消隐输入BI＝0时，无论输入A3～A0的状态如何，输出Ya~Yg全部为低电平，使被驱动的数码管七段全部熄灭。

当A3A2A1A0=0000时，本应显示数码0，如果此时灭零输入RBI＝0，则使显示的0熄灭。设置灭零输入信号的目的是为了能将不希望显示的0熄灭。例如，对于十进制数来说，整数部分不代表数值的高位0和小数部分不代表数值的低位0,都是不希望显示的，可以用灭零输入信号将它们熄灭掉。将灭零输出RBO与灭零输入RBI配合使用，可以实现多位数码显示的灭零控制。

表2.3.4 共阴极七段显示译码器74LS48 0-9的译码表

输入数字012345678LT RBI1111111111××××××××××0×A3A2A1A00 0 0 00 0 0 10 0 1 0 0 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 1××××0 0 0 0××××BI/RBO1111111111011输出YaYbYcYdYeYfYg1 1 1 1 1 1 00 1 1 0 0 0 01 1 0 1 1 0 11 1 1 1 0 0 10 1 1 0 0 1 11 0 1 1 0 1 11 0 1 1 1 1 11 1 1 0 0 0 01 1 1 1 1 1 11 1 1 1 0 1 10 0 0 0 0 0 00 0 0 0 0 0 01 1 1 1 1 1 1字型91消隐×脉冲消隐10灯测试 2.3.4 实验内容

（一）基础实验部分

1. 测试8线－3线优先编码器74LS148的逻辑功能。

表2.3.5 验证8线－3线优先编码器74LS148的逻辑功能表

输入端 输出端 IN4 IN5 IN6 IN7 ST 1 0 0 0 0 0 0 0 0 0 IN0 IN1 IN2 IN3 Y2 Y1 Y0 YS YEX × 1 × × × × × × × 0 × 1 × × × × × × 0 1 × 1 × × × × × 0 1 1 × 1 × × × × 0 1 1 1 × 1 × × × 0 1 1 1 1 × 1 × × 0 1 1 1 1 1 × 1 × 0 1 1 1 1 1 1 × 1 0 1 1 1 1 1 1 1 2. 病房优先呼叫器

每一个病房有一个按键，当1＃键按下时，1灯亮，且其它按键不起作用；当1＃键没按下时，2＃键按下，2灯亮，且不响应3＃键；只有1＃、2＃键均没有按下，3＃键按下，3灯亮。要求用门电路或者译码器等中规模器件设计电路并验证其功能。

3．用译码器实现多输出函数

用1片74LS138和1片74LS20设计A、B、C三变量的两组输出函数Z1和Z2.即当A、B、C中有奇数个1时，输出Z1＝1,否则Z1＝0；当A、B、C的值（十进数）为偶数（不含0）时，输出Z2＝1,否则Z2＝0。要求列出Z1、Z2的逻辑表达式，用74LS138和74LS20实现其功能。

4．用74LS153构成2线-4线译码器，要求写出设计过程，画出电路图。 （二）提高部分

5．用74LS138设计判决电路。判决电路由一名主裁判和两名副裁判来决定比赛成绩，在主裁判同意并且两名副裁判中至少有一名同意的条件下，比赛成绩才被认可。

6．用门电路设计四位格雷码到四位二进制码的转换电路，要求写出设计过程，画出电路图。

7．用Multsim软件来设计和仿真实验6。

2.3.5 思考题

1．用于驱动共阳极数码管的译码驱动器，它的输出是高电平有效，还是低电平有效？驱动共阴极的呢？

2．如何将两个3线－8线译码器扩展成一个4线－16线的译码器？ 3．写出共阴极七段数码显示管的0-9、A-F对应的译码。

2.4 数据选择器的应用

2.4.1 实验目的

1.了解数据选择器的电路结构和特点。 2.掌握数据选择器的逻辑功能和测试方法。 3.掌握数据选择器的基本应用。

2.4.2 实验仪器与器件

序号 1 2 3 4 5 6 7 仪器或器件名称 逻辑实验箱 指针式万用表 八选一数据选择器 四选一数据选择器 六反相器 2输入四与非门 PC机和仿真软件 型号或规格 数量 2.4.3 实验原理

数据选择器又称为多路开关，是一种重要的组合逻辑部件。它是一个多路输入、单路输出的组合电路，能在通道选择信号（或称地址码）的控制下，从多路数据传输中选择任何一路信号输出。在数字系统中，经常利用数据选择器将多条传输线上的不同数字信号，按要求选择其中之一送到公共数据线上。另外数据选择器还可以完成其它的逻辑功能，例如函数发生器、桶形移位器、并串转换器、波形产生器等。 （一）用门电路设计四选一数据选择器

四选一数据选择器表达式为Y?A1A0d0?A1A0d1?A1A0d2?A1A0d3，由表达式可以得到当A1A0=00时，Y=d0；A1A0=01时，Y=d1； A1A0=10时，Y=d2；A1A0=11时，Y=d3，这样就起到数据选择的作用。同时由表达式可以直接用门电路设计出数据选择器电路，该电路如图2.4.1所示。

（二）双四选一数据选择器74LS153的应用

74LS153数据选择器集成了两个四选一数据选择器，外形为双列直插，引脚排列如图2.4.2所示，逻辑符号如图2.4.3所示，其中D0、D1、D2、D3为数据输入端，Q为输出端，A0、A1为数据选择器的控制端（地址码），同时控制两个数据选择器的输出，S为工作状态控制端（使能端），74LS153的功能表见表2.4.1。

用数据选择器74LS153实现组合逻辑函数设计举例：

当变量数等于地址端的数目时，则直接可以用数据选择器来实现逻辑函数。现设逻辑函数F（X，Y）=∑m（1，2），则可用一个四选一完成，根据数据选择器的定义：

Q(A1,A0)?A1A0D0? A1A0D1? A1A0D2? A1A0D3，令A1=X，A0=Y，1S=0（使能

信号，低电平有效），1D0=1D3=0，1D1=1D2=1，那么输出Q=F。

A1.1。&1SA11D31D2VCC2SA02D32D22D12D02QA1A0161G010315A0d0d1d2.。...12341S1D01D11D2EN0123EN0123MUX14131Q&≥1Y1D11D01Q1251D32S2D02D12D2.11&672Q10&d3GND98

2D3

图2.4.1 门电路实现的四选一数据选择器 图2.4.2 74LS153管脚图 图2.4.3 74LS153逻辑图

当变量数大于地址端的数目时，可采用降维或者集成芯片扩展的方式。例如用一块74LS153实现一位全加器，一位全加器的逻辑函数表达式为：

S（A，B，CI）=∑m（1，2，4，7） CO（A，B，CI）=∑m（3，5，6，7）

以CI为图记变量，降维后A、B作为数据选择器的地址端A1、A0，输出1Q=S，2Q=CO，卡诺图如图2.4.4和图2.4.5所示，得到数据输入：1D0=CI，1D1=CI，1D2=CI，1D3=CI，2D0=0，2D1=CI，2D2=CI，2D3=1，构成的逻辑电路如图2.4.6所示。

表2.4.1 74LS153功能表输入SA1A0输出1Q2Q00 1 — — 0 0 0 0 0 1 0 1 0 0 1 1 1D02D01D12D11D22D21D32D3ABCO00011110ABCI00011110CI001010100011101SAB1G0030EN0MUX11010.。11S降维ABS00011110CICICICI..23EN0123降维COAB000111100CI1CICI...1CO

图2.4.4 S的卡诺图 图2.4.5 CO的卡诺图 图2.4.6 一位全加器的电路图

（三）八选一数据选择器74LS151的应用

74LS151外形为双列直插，引脚排列如图2.4.7所示，逻辑符号如图2.4.8所示。其中D0、D1、D2、D3、D4、D5、D6、D7为数据输入端，Q为输出端，A0、A1、A2为数据选择器的控制端（地址码），控制数据选择器的数据输出，EN为工作状态控制端（使能端），74LS151的功能表见表2.4.2。八选一数据选择器的表达式为：

Q(A2,A1,A0)?A2A1A0D0?A2A1A0D1?A2A1A0D2?A2A1A0D3?A2A1A0D4?A2A1A0D5?A2A1A0D6?A2A1A0D7

A0A1A2012D0D1D2D3D40123456MUX}G0—7VCC16D415D4D3D2D514D5D613D6D712D7A011A0A110A1A2A29QQOD1D0FFOENOD5D681234567D7EN

D3D2D1D0QQENGND7OEN

图2.4.7 74LS151的管脚图 图2.4.8 74LS151逻辑符号

用数据选择器74LS151实现组合逻辑函数举例： 表2.4.2 74LS151功能真值表

输入EN100000000A2X00001111A1X00110011A0X01010101输出Q0D0D1D2D3D4D5D6D7当变量数与地址码的数量一致，不需要降维或者扩展。例如逻辑函数F（X，Y，Z）=∑（1，2，4，7），令A2=X，A1=Y，A0=Z，EN=0（使能端，低电平有效），D1=D2=D4=D7=1，D0=D3=D5＝D6=0，那么输出Q=F。

当逻辑函数的输入变量数超过了数据选择器的地址控制端位数时，则必须进行逻辑函数降维或者集成芯片扩展。例如用一块74LS151实现四位奇偶校验码，当输入变量中有偶数个1时，输出为1，否则输出为0。

根据题意，列出真值表，真值表和卡诺图如表2.4.3和图2.4.9所示，降维后即可得到电路如图2.4.10所示。

表2.4.3 奇偶校验码真值表

CD00AB000011110010F010101111010100101输 入DCBD0012D1D2D3D4D5D601234567OENO输出MUX}GFA B C D 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1 00010110011010010—7F降维CD00B001AF01AA11AA10AAA....1.OF.D7图2.4.9 卡诺图和降维卡诺图 图2.4.10 电路图

（四）数据选择器的扩展

有些MUX采用3S（即三态）输出结构，这样就为扩展提供了方便。例如用两片74LS151扩展成十六选一的数据选择器，如图2.4.11所示。

A1A2A3..D1??0??7MUX0}G0—72D1??0??D77图2.4.11 16选1的数据选择器 图2.4.12 数据选择器的典型应用

（五）数据选择器的综合应用

数据选择器与分频器结合产生一组不同频率的选择器。如图2.4.12所示，有一振荡频率为10MHZ具有较高频率稳定度的晶体振荡器，晶振输出的方波再经8级十分频器，就能同时获得频率从1MHZ到0.1HZ的8种方波信号，供实验电路选择。这种选择完全由数据选择器的地址码A2 A1 A0来决定。

2.4.4 实验内容

（一）基础实验部分

1．验证74LS151的逻辑功能 按表所列测试，特别注意所测芯片A2、A1、A0哪一个是高位，EN端是否低电平有效，当芯片封锁时，输出是什么电平。将实验结果记录在表2.4.4中。

2．用74LS153实现一位全加器

用一块74LS153及门电路实现一位全加器，输入用3个开关分别代表A、B、CI，输出用2个指示灯分别代表CO、S1。要求写出设计过程，画出逻辑图，并按表2.4.5要求改变开关状态，观察2个指示灯的变化，记录结果。

表2.4.4 验证74LS151的逻辑功能 表2.4.5 一位全加器实验结果

输入EN100000000A2X00001111A1X00110011A0X01010101Q输出Q3．用数据选择器实现组合逻辑函数

用八选一数据选择器或者四选一数据选择器设计一个电路，该电路有3个输入逻辑变量

△OEN△1OD7△△..OA00MUXGA0}G0—72EN.OA110MHz012D0D1D2D3D4D5D6D7.DIV108A212345678}GMUX0—7>+O

。01274LS15134567ENF实验电路。 A 0 0 0 0 1 1 1 1

B 0 0 1 1 0 0 1 1 CI 0 1 0 1 0 1 0 1 CO S1

A、B、C和1个工作状态控制变量M，当M＝0时电路实现“意见一致”功能（A、B、C状态一致输出为1,否则输出为0），而M＝1时电路实现“多数表决”功能，即输出与A、B、C中多数的状态一致。

4．用74LS153扩展成一个八选一的数据选择器，再实现实验3，要求写出设计过程，画出电路图。

（二）提高部分

5．利用八选一数据选择器或四选一数据选择器实现一个输血者血型和受血者血型符合输血规则的电路，输血规则如图2.4.13所示。

输血者血型ABABO编码00011011受血者血型ABABO编码00011011

图2.4.13 输血规则表

从规则可知，A型血能输给A、AB型，B型血能输给B、AB型，AB型血只能输给AB型，O型血能输给所有四种血型。设输血者血型编码是X1X2，受血者血型编码是X3X4，符合输血血型规则时，电路输出F为1，否则为0。

6．试用八选一数据选择器74LS151或者四选一数据选择器74LS153和适当的门电路设计一个路灯控制电路。要求在四个不同的地点都能独立地开灯和关灯。写出设计过程，并且验证设计结果是否正确。（提示：可以把四个地点的开关当作四个变量，当变量为奇数个1时，路灯亮，偶数个时灭。）

7．利用74LS151数据选择器实现判断电路 表2.4.6 课程学分表 学生选修课程及学分如表2.4.6所示，每个学生至少必须选满6个学分，但是A，B课程因时间冲突，不能同时选上。利用数据选择器实现判断电路，满足要求时输出Y为1，否则为0。写出设计过程，并且验证设计结果是否正确。

8．用两块74LS153和一个七段数码管（实验箱上提供，已有译码器）构成数据显示器，实验要求电路在任意时刻能显示1（0001）、6（0110）、9（1001）、8（1000）四个数据之一，由地址码控制串行显示。

9．用74LS153来实现第7题。

10．用Multsim软件来设计和仿真实验7、9题。

2.4.5 实验思考

1.说明数据选择器的地址输入端和选通端各有什么作用？ 2.如何用74LS151设计4位奇偶校验电路？ 3.如何用74LS151实现10110111序列信号？

4.数据选择器地址端的权重高低与被选函数输入数据有什么联系？

2.6 组合逻辑电路的设计

2.6.1 实验目的

1.掌握用基本门电路进行组合电路设计的方法。 2.掌握用中规模集成电路设计组合电路的方法。 3.通过实验验证设计的正确性。

2.6.2 实验仪器与器件

序号 1 2 3 4 5 6 7 8 仪器或器件名称 逻辑实验箱 万用表 2输入四与非门 六反相器 3输入三与非门 4输入二与非门 2输入四异或门 PC机和仿真软件 型号或规格 数量 2.6.3 实验原理

用门电路将函数式化简逻辑电路图将函数式用MSI组合变化电路或PLD实际问题逻辑抽象逻辑真值表逻辑函数式选定器件类型

图2.6.1 中小规模组合逻辑电路的设计流程框图

组合逻辑电路的设计一般可按以下几个步骤：

（1）根据任务要求把一个实际问题转化为逻辑问题，即逻辑抽象； （2）根据实际逻辑问题的要求（输入、输出之间的因果关系），列出真值表。再由真值表写出逻辑函数表达式，或者根据要求直接写出逻辑函数表达式；

（3）进行逻辑化简和变换，得到最简逻辑函数表达式。根据采用的器件类型对逻辑式进行适当变换，如变换成与非－与非表达式、或非－或非表达式等；

（4）画出逻辑图，选择合适器件构成功能电路；

（5）检测电路是否正确，如果电路的稳定性不够好，需检查故障及修改电路的设计使得电路趋于完善；

在以上几个步骤中，其中逻辑抽象的工作至关重要，通常是：①分析事件的因果关系，确定输入输出变量。一般总是把引起事件的原因定为输入变量，而把事件的结果作为输出变量。②定义逻辑状态的含意。以二值逻辑的0、1两种状态分别代表输入变量和输出变量的两种不同状态。此时的0和1的具体含意完全是由设计者人为选定的。这项工作也称为逻辑

状态赋值。③根据给定的因果关系列出逻辑真值表。可以看出，整个设计过程中，第一步最关键，如果题意理解错误，则设计出来的电路就不能符合要求。同时，逻辑函数的化简也是一个重要的环节，通过化简，可以用较少的逻辑门实现相同的逻辑功能，这样一来，可降低成本、节约器件及增加电路的可靠性。随着集成电路的发展，化简的意义已经演变成为怎样使电路最佳，所以，设计中必须考虑电路的稳定性，即有无竞争冒险现象，竞争冒险会影响电路的正常工作。如果设计的电路有竞争冒险现象，则需要采用适当方法予以消除。 （一）用基本门电路设计组合逻辑电路

例1．某设备有开关设为A、B、C，具体执行时要求只有在开关A接通的条件下，开关B才能接通，开关C只有在开关B 接通的条件下才能接通。违反这一规则，发出报警信号。设计一个由与非门组成的能实现这一功能的报警控制电路。

根据题意，第一步进行逻辑抽象，该报警电路的输入变量是三个开关A、B、C 的状态，设开关接通用1表示，开关断开用0表示，设该电路的输出报警信号为F，F为1表示报警，F为0表示不报警。

第二步在分析题意的基础上可列出真值表以及用卡诺图化简，分别如表2.6.1和图2.6.2所示，由真值表得到函数表达式F=∑m(1，2，3，5)。

表2.6.1 真值表

FA B C 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 01110100A1o&O&OFFBC00011110A00111

B.1o10100

C&O

图2.6.2 卡诺图 图2.6.3 电路图

第三步由卡诺图化简得到F的最简表达式为F?AB?BC?ABBC。

第四步由表达式画出逻辑电路图，如图2.6.3所示。

第五步选择合适的器件构成电路，检测电路是否正确，并且测试电路稳定性，修改或者增加电路使得电路稳定性更好。

（二）用中规模集成器件实现组合逻辑电路

中规模集成器件多数是专用功能器件，但利用它们可以实现一些特定的逻辑函数。 例2．用中规模器件设计一并行数据检测器，当输入4位二进制码中，有奇数个1时，输出F1为1；当输入的这4位二进码是非8421BCD码时，F2为1，其余情况F1、F2均为0。 根据题意我们可以得到F1,F2的真值表以及相应的卡诺图，如表2.6.4、图2.6.5和图2.6.6所示。完成以上功能可以选用两种不同的中规模器件来实现这个逻辑功能。

1．用74LS151八选一数据选择器来实现。因为输入是四变量的函数，而74LS151八选一数据选择器是3地址输入的数据选择器，所以首先要进行降维或者扩展。注意到输出是两个变量，所以必须要用两块74LS151来分别实现。最后得到的电路如图2.6.8和图2.6.9所示。

表2.6.4 F1 F2真值表

BA00DC000111100101F1011010110101101010BA00DC000111100010F2010010110011100011降维F100D01DD降维F2010D11DD10DDCBA01_11D10_BA00C010DDD_D_D

图2.6.5 F1卡诺图 图2.6.6 F2 卡诺图

ABC20MUXABCF1}02D0D1D2D3D4D5D6MUXG—70}G—07.....D.1.OD0D1D2D3D4D5D6D7O01234567oEN.....D...0123456D77OENF2

图2.6.8 用数据选择器来实现函数F1 图2.6.9 用数据选择器来实现函数F2

BIN/OCTA0A1A2A312340123456789101112131415OOOOOOOOOOOOOOOOO

&F1O...&O&OOF2EN

图2.6.10 用4线-16线译码器来完成函数F1、F2

2．用4线－16线译码器74LS154来实现。因为译码器是多输入多输出的逻辑器件，所

以一块74LS154可以同时实现F1和F2的功能，电路如图2.6.10所示。

2.6.4 实验内容

（一）基础实验部分

1. 用适当的门电路设计一个能对4路数据进行任意选择的数据选择器。设4路数据分别为A1=1，A2=逻辑开关，A3=1Hz脉冲信号，A4=点动脉冲。要求写出设计全过程。

2. 用2输入异或门和与非门设计一个路灯控制电路

当总开关闭合时，安装在三个不同地方的三个开关都能独立地控制灯的亮或灭;当总电源开关断开时，路灯不亮。

3．设计一个密码锁。密码锁的密码可以由设计者自行设定，设该锁有规定的4位二进制代码A3A2A1A0的输入端和一个开锁钥匙信号B的输入端，当B=1（有钥匙插入）且符合设定的密码时，允许开锁信号输出Y1=1（开锁），报警信号输出Y2=0；当有钥匙插入但是密码不对时，Y1=0，Y2=1（报警）；当无钥匙插入时，无论密码对否，Y1=Y2=0。

4．用双四选一数据选择器74LS153来实现三人表决电路。

5．工厂有三个车间，每个车间各需1KW电力，共有两台发电机供电，一台是1KW，另一台是2KW。三个车间经常不同时工作，有时只一个车间工作，也可能有两个车间或者三个车间工作，为了节省资源，又保证电力供应，请设计一个逻辑控制电路，能自动完成配电任务。

（二）提高部分

6．设计一计算机房的上机控制电路。此控制电路有X、Y两个控制端，控制上午时的取值为01；控制下午时的取值为11；控制晚上时的取值为10。A、B、C为需要上机的三个学生，其上机的优先顺序为：上午为ABC，下午为BCA，晚上为CAB。电路的输出F1、F2和F3为1时分别表示A、B和C能上机。试用与非门实现该电路，要求写出设计全过程,并画出逻辑电路图。 7．用八选一数据选择器74LS151或者四选一数据选择器74LS153来完成二进制码转换为8421BCD码的变换电路。要求写出设计全过程，并画出逻辑电路图。

8．用Multsim仿真软件来设计实验6、7。

2.6.5 实验思考

1．什么叫冒险现象？如何判断一个组合逻辑电路中是否存在冒险现象？

2．在出现冒险现象的电路输出端，串接两个“非门”电路能消除冒险现象吗？试分析是否合乎逻辑，并在实验中验证。

3．最简的组合电路是否就是最佳的组合电路？本实验例1如何修改使得系统更稳定？

2.7 触发器与计数器的应用

2.7.1 实验目的

1.掌握触发器的功能及触发特性。

2.了解计数器的基本结构，掌握用触发器构成计数器的方法。 3.理解分频和计数的概念，掌握任意进制计数器的构成方法。

2.7.2 实验仪器与器件

序号 1 2 3 4 5 6 7 8 仪器或器件名称 双踪示波器 指针式万用表 逻辑实验箱 双D触发器 双JK触发器 异步十进制计数器 同步二进制计数器 PC机和仿真软件 型号或功能 数量 2.7.3 实验原理

（一）基本元件触发器

触发器是能够存储1位二值信号的基本单元电路，是构成时序电路最基本的单元，是中规模集成时序电路的组成元件。触发器的组成是由门电路经过输出输入信号的反馈作用，使得触发器的现态输出不仅与当前的输入有关，也和之前的状态有关，使得触发器成为具有记忆功能的元件。触发器的种类很多，按其逻辑功能分，主要有R-S触发器、J-K触发器、D触发器、T触发器等；按电路原理分，有基本触发器、钟控触发器、主从触发器、边沿触发器等。不管哪一种触发器，它的输出状态不外乎为置0，置1，保持，翻转四者之一，并且各种触发器的输出表达式可以相互转换。

74LS74是TTL双D触发器，其输出特性方程Qn+1?D，真值表如表2.7.1所示，管脚

图和逻辑符号如图2.7.1和图2.7.2所示。74LS112是TTL双JK触发器，其输出特性方程

Qn+1=JQn?KQn，真值表如表2.7.2所示，其管脚图和逻辑符号分别如图2.7.3和2.7.4所

示。

表2.7.1 D触发器真值表 表2.7.2 JK触发器真值表

D01Qn+101J 0011K0101Qn+1Qn01Qn

1RD1D1CP1SD1Q1QGNDVCC1SDSC11DR1Q14123456713121110982RD2D2CP1CP1D1RD1Q2SD1SD2CPSC12DR2Q2Q2Q2D2RD2Q

图2.7.1 74LS74 D触发器管脚图 图2.7.2 74LS74D触发器逻辑符号图

1CP1K1J1SD1Q1Q2QGNDVCC1RD2RD2CP2K2J2SD2Q16 图2.7.3 74LS112 JK触发器管脚图 图2.7.4 74LS112 JK触发器逻辑符号图

（二）计数器与分频器

分频器是把外部周期的CP脉冲的频率转换为1/M（M是模值），即从最高位输出信号的频率是输入脉冲频率的1/M倍。计数器则是对外部CP脉冲进行计数，最后计数到一定数值就产生溢出。模为M的计数器就是计到M个脉冲信号时就产生溢出信号。如果计数脉冲和分频器的外部脉冲一样，则计数器和分频器就是同一个过程的不同叫法。分频是指把频率降下来，例如五分频即指最高位的频率是外部CP脉冲的1/5。计数是指对外部脉冲计数，有几个脉冲，计数器的状态就变换几次。例如模为5则指计数器在计到5个外部脉冲，就产生溢出信号。当外部脉冲是一样时，二者的联系是模为M的计数器的最高位输出即为分频器的输出。

计数器是一种能够记录输入脉冲个数的时序电路，计数是日常生活中最常遇见的算术动作，所以计数器应用广泛，种类繁多。按工作方式分，有同步和异步两类；按计数模值分，有二进制、十进制和任意进制；按计数顺序分，有加法、减法和可逆（双向）之分。目前常用的计数器都已有成品，一般来说，除计数外，它们还具备清零或预置功能，本实验采用的计数器为74LS90和74LS161，74LS90是一块二-五-十进制异步计数器，外形为双列直插，引脚排列如图2.7.5所示，图中的NC表示此脚为空脚，不接线，逻辑符号如图2.7.6所示。其中R1、R2为两个异步清零端，P1、P2为两个异步置9端，CP1、CP2为两个时钟输入端，Q0~Q3为计数输出端，74LS90的功能表见表2.7.3，由表可知：当R1·R2=P1·P2=0时，计数器才能正常计数。如时钟从CP1引入，Q0输出为二进制；时钟从CP2引入，Q3输出为五进制；时钟从CP1引入，而Q0接CP2，即二进制的输出与五进制的输入相连，则Q3、Q2、Q1、Q0输出为十进制（8421BCD码）；如时钟从CP2引入，而Q3接CP1，即五进制的输出与二进制的输入相连，则Q0、Q3、Q2、Q1输出为十进制（5421BCD码）。两种不同接法所

123456781SD1J1CPS1JC11KR1Q1Q15141312111091K1RD2SD2J2CP2K2RDS1JC11KR2Q2Q

构成的十进制的输出状态如表2.7.4所示。要构成十以内的任意进制计数利用异步清零端或置9端均可实现。

表2.7.4 74LS90不同码制状态表

CP2R1R2NCVCCP1P2CP1NCQ0Q3GNDQ1Q2CP2+6CT=4CP1+DIV26CT=1DIV5CT20Q0Q1Q2Q3CTRR1R2P1P2&CT=0&Z68421BCD码序号012345678905421BCD码14图2.7.5 74LS90的管脚图 图2.7.6 74LS90逻辑符号

1234567Q0 Q3 Q2 Q1 Q3 Q2 Q1 Q0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 1 0 0 0 1 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0 0 0 0 0 1312111098

表2.7.3 74LS90的功能表

输 入 输 出 RD=R1·R2 PD=P1·P2 CP Q3 Q2 Q1 Q0 1 0 × 0 0 0 0 0 1 × 1 0 0 1 0 0 ↓ 加法计数 例1．试用74LS90设计一个M=7的计数器，即最高位的周期是外部脉冲的7倍，也就是最高位频率是外部脉冲频率的1/7。

实现方法一：输出为8421BCD码，即外部计数脉冲从CP1输入，Q0与CP2相连，Q3

为最高位输出，用置数的方式实现七进制。所谓七进制，就是该计数器有七个有效循环状态，如不加反馈，74LS90共有十个状态，现可利用置9端P1P2，使计数器在（0101）状态后的下一个状态不是（0110）而是(1001)，具体的实现方法只要把Q1Q2与置9端P1P2相连即可。当计数器计到6时，立即被置成9，而6（0110）是个过渡状态。状态表如表2.7.5所示，逻辑电路如图2.7.7所示。

图2.7.5 8421BCD码置数方式七进制状态表

序号90123456 Q3 Q2 Q1 Q0 1 0 0 1 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 “0”R1R2P1P2.CTR&CT=0&Z6CP1+DIV26CT=1DIV50Q0Q1Q2CP2+6CT=4CT2

Q3

图2.7.7 用74LS90 置数方式构成的M=7逻辑图

实现方法二：输出为5421BCD码，用异步清零的方式实现七进制。由于74LS90是分别由一个二进制和一个五进制构成的十进制计数器，如果外部计数脉冲从CP2输入，即先五进制，再把五进制的输出最高位Q3与二进制的输入端CP1相连，这样就构成了5421BCD码的十进制计数器。在此基础上进行反馈回零即可构成七进制计数器。实际连接时只要把Q0与Q2分别与清零端R1R2相连即可。这样，当计数器计到7（1010）时立即被清成0，而（1010）同样也是一个过渡状态。状态表如表2.7.6所示，电路图如图2.7.8所示。

表2.7.6 5421BCD码清零方式七进制状态表

序号01234567 Q0 Q3 Q2Q1 R1CTRR2P1P2“0”&CT=0

0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 1 0 0 0 1 0 0 1 1 0 1 0 .&Z6CP1.+DIV26CT=1DIV50Q0Q1Q22Q3CP2+6CT=4CT

图2.7.8 用74LS90 清零方式构成的M=7逻辑图

图2.7.9是以上两种不同方法所实现的七进制计数器的最高位输出波形，从波形图上可以看出两种方法都实现了输出周期为外部脉冲的七倍，即频率为外部脉冲的1/7，而区别在于输出波形的占空比是不一样的。

图2.7.9 从高位输出的波形图

以上是M≤10的情况，若用74LS90构成模值大于十的计数器，要用两块以上芯片来实现。例如实现M=15的方法之一，可分别由一块三进制和一块五进制串联而成，其中第一块74LS90的输出Q12、Q11为三进制（00、01、10）输出，第二块74LS90的输出Q23、Q22、Q21为五进制（000、001、010、011、100）输出，把三进制最高位作为五进制的CP端相连，即构成了一个十五进制的计数器。连线图如图2.7.10所示。

CTRR11R12P11P12“0”CP11DIV2+6CT=1DIV5CP12+6CT=42CT0Q11Q12CP21DIV2+6CT=1DIV5CP22+6CT=42Q23CT0Q21Q22&CT=0&Z6“0”R21R22P21P22...CTR&CT=0&Z6.

图2.7.10 M为15的分频器电路图

74LS161是四位二进制的同步置数异步清零的加法计数器，此计数器可用其同步置数端和异步清零端构成十六以内任意进制计数器。74LS161的功能表如表2.7.7所示，管脚排列和逻辑符号如图2.7.11和图2.7.12所示。

表2.7.7 74LS161功能表

RDLDENPENT1 0 — — 1 1 1 1 1 1 1 1 CPd3 d2 d1 d0d3 d2 d1 d0— — — —— — — —Q3 Q2 Q1 Q00 0 0 0 0 — — — — — — — —d3 d2 d1 d0 加 法 计 数 1 1 1 1 1 1 0 — — — — — —1 1 — 0 — — — — —Q3 Q2 Q1 Q0Q3 Q2 Q1 Q0

CRCPD0 VCCQCCQ0Q1RDLDENPENTCP。CT=0。M1M2G3G4CTR DIV16161O15CP0 CRQCC23456783CT=15C5/2，3，4 +CO14Q0DD1D2D3ENPGNDD1D2D3ENPLDOQ1Q2Q3ENT131211109d0Q2Q3ENTLD1,5D[1][2][4][8]Q0Q1Q2Q3d1d2d3

图2.7.11 74LS161的管脚图 图2.7.12 74LS161逻辑符号

例2．用74LS161实现M=12的计数器

实现方法一：用同步置数的方式构成十二进制计数器。被显示的数可以从0~15都可以。比如选择d3d2d1d0=0010,十二个状态如表2.7.8所示。反馈网络的方程为LD?Q3Q2Q0，逻辑图如图2.7.13所示。注：RD、ENP和ENT均接“1”。由状态表可以看出，计数器最高位Q3的输出占空比为50%。

表2.7.8 M=12置数方式12种状态 序号2345678910111213 Q3Q2Q1Q000 1 0 0 01 1 0 1 0 0 0 1 0 1 0 1 1 001 1 110 0 010 0 11 0 1 010 1 111 0 011 0 1RD“1”LDENP“1”“1”ENTCP。CT=0.。M1M2G3G4CTR DIV163CT=15C5/2，3，4 +CO0100d0d1d2d31,5D[1][2][4][8]Q0Q1Q2Q3&。 图2.7.13 用74LS161置数方式构成的M=12逻辑图

实现方法二：用异步清零法实现M=12的计数器。其反馈网络方程RD=Q3Q2，由于是异步清零，所以（1100）状态为过渡状态，计数器的十二个状态为（0000）~（1011），其状态表如表2.7.9所示，逻辑图如图2.7.14所示，图中LD、ENP和ENT端均接“1”，与方法一相比较，计数器最高位Q3输出的占空比不同。

表2.7.9 清零方式构成的十二进制状态表

序号0123456789101112 Q3Q2Q1Q000 0 0 0 00 100 1 0 0 01 1 0 1 0 0 0 1 0 1 0 1 1 001 1 110 0 010 0 11 0 1 010 1 111 0 0RD“1”LD“1”ENP“1”ENT.。CTR DIV16。M1M2G3G4CT=03CT=15C5/2，3，4 +COCPd0d1d2d31,5D[1][2][4][8]Q0Q1Q2Q3&。 图2.7.14 用74LS161清零方式构成的M=12逻辑图

2.7.4 实验内容

（一）基础实验部分

1．J-K触发器逻辑功能的测试

在双J-K触发器74LS112中选定一个J-K触发器，令它的RD=SD=1，J、K接逻辑开关，CP接单脉冲源，Q接指示灯，先使Qn＝0（使用RD端使触发器置“0”），再按表2.7.10改变J、K及CP，观察指示灯，记录结果，再使Qn=1，同样按表2.7.10改变J、K及CP，观察指示灯，记录结果。（注：JK 触发器下降沿有效）。

表2.7.10 JK触发器功能测试表

2．用74LS90实现M=9和M=16的计数器，CP接实验箱上的单脉冲信号，或接f=1~2Hz的连续脉冲，输出Q3、Q2、Q1、Q0 从高到低依次接指示灯显示或者接实验箱上的数码显示输入D、C、B、A ，记录显示结果。结果正确，再用示波器的一个输入端接外部CP，一个端口接最高位，观察其输出波形与输入波形之间的关系。（注：用示波器观察波形时CP接1KHz的脉冲信号）

要求：写出设计过程，以及记录实验结果，画出示波器所观察到的波形图，分析理论设

计与实验结果是否一致。

3．用74LS161实现M=10和M=24的计数器，要求其最高位的占空比为50％。CP接实验箱上的单脉冲信号，或接f=1~2Hz的连续脉冲，输出Q3、Q2、Q1、Q0 从高到低依次接指示灯显示或者接实验箱上的数码显示输入D、C、B、A ，记录显示结果。结果正确，再用示波器的一个输入端接外部CP，一个端口接计数器最高位，观察其输出波形与输入波形之间的关系。

要求：写出设计过程，以及记录实验结果，画出示波器所观察得到的波形图，分析理论设计与实验结果是否一致。 （二）提高部分 4．用74LS161或者74LS90设计一个M=9，占空比为50%的分频器，用示波器观察波形和占空比。

5．用分频器与双四选一数据选择器74LS153相结合,实现一个信号为1001序列发生器，要求写出设计过程，并用实验来验证设计是否正确，记录实验结果，并且分析实验结果与理论设计是否有出入。（提示：数据选择器的地址端用脉冲波来控制）

6．用八选一模拟数据选择器74HCT4051来实现阶梯波，要求写出设计过程，并用实验来验证设计是否正确，记录实验结果，并且分析实验结果与设计是否有出入。（提示：用电阻分压，分别输入数据选择器的数据端，地址端口用脉冲波进行控制）

7．用Multisim仿真软件设计实验内容4、5、6，用逻辑分析仪来观察并分析输出波形。

2.7.5 实验思考题

1．触发器的CP为什么不能接普通开关（钮子开关）？ 2．74LS90作为5421码输出时，按Q3、Q2、Q1、Q0排列，则结果怎样？如果输出Q0、Q3、Q2、Q1接数码显示输入D、C、B、A，能否显示1~9，为什么？ 3．74LS90在使用过程中，会出现某个状态持续时间非常短，甚至某个状态没有的情况，分析原因所在，可采取怎样的改进方法？

计与实验结果是否一致。

3．用74LS161实现M=10和M=24的计数器，要求其最高位的占空比为50％。CP接实验箱上的单脉冲信号，或接f=1~2Hz的连续脉冲，输出Q3、Q2、Q1、Q0 从高到低依次接指示灯显示或者接实验箱上的数码显示输入D、C、B、A ，记录显示结果。结果正确，再用示波器的一个输入端接外部CP，一个端口接计数器最高位，观察其输出波形与输入波形之间的关系。

要求：写出设计过程，以及记录实验结果，画出示波器所观察得到的波形图，分析理论设计与实验结果是否一致。 （二）提高部分 4．用74LS161或者74LS90设计一个M=9，占空比为50%的分频器，用示波器观察波形和占空比。

5．用分频器与双四选一数据选择器74LS153相结合,实现一个信号为1001序列发生器，要求写出设计过程，并用实验来验证设计是否正确，记录实验结果，并且分析实验结果与理论设计是否有出入。（提示：数据选择器的地址端用脉冲波来控制）

6．用八选一模拟数据选择器74HCT4051来实现阶梯波，要求写出设计过程，并用实验来验证设计是否正确，记录实验结果，并且分析实验结果与设计是否有出入。（提示：用电阻分压，分别输入数据选择器的数据端，地址端口用脉冲波进行控制）

7．用Multisim仿真软件设计实验内容4、5、6，用逻辑分析仪来观察并分析输出波形。

2.7.5 实验思考题

1．触发器的CP为什么不能接普通开关（钮子开关）？ 2．74LS90作为5421码输出时，按Q3、Q2、Q1、Q0排列，则结果怎样？如果输出Q0、Q3、Q2、Q1接数码显示输入D、C、B、A，能否显示1~9，为什么？ 3．74LS90在使用过程中，会出现某个状态持续时间非常短，甚至某个状态没有的情况，分析原因所在，可采取怎样的改进方法？

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