基于FPGA的倒计时定时器

数电实验 设计报告

实验名称：倒计时定时器 实验目的：

1.掌握组合逻辑与时序逻辑电路的设计方法及调试方法 2.熟练掌握常用MSI逻辑芯片的功能及使用方法 3.初步掌握Verilog HDL数字系统设计方法

4.熟悉PLD实验箱的结构和使用及Quartus II软件的基本操作 5.掌握采用Quartus II软件和实验箱设计实现逻辑电路的基本过程

设计要求：

一、 倒计时定时器:

用适当的中小规模集成电路设计一个定时器，实现60s以内的定时功能，可以设置60s以内任何时间作为倒计时的起点，将设计下载到实验箱并进行硬件功能测试。 要求：

用开关或按键进行定时设置

倒计时计数状态用两位数码管显示 计时结束时用彩灯或声响作为提

电路设计过程： 加法计数功能,UP为加法脉冲输入端 1.关于74192芯片 减法计数功能,Down为减法脉冲输入端 可实现减法计数:74HC192 减法计数到0000时,借位Bo=0 两位:两片74HC192 加法计数到1111时进位Co=0

U1151109111454ABCD~LOADCLRUPDOWNQAQBQCQD~BO~CO32671312UP Down CLR ×× L L ××× H ↓ H H L H ↓ H L

QD QC QB QA 预置数据 清零 加法计数器 减法计数器 74192N

2.计到零停止计数功能,设置启动开关,启动前停在预置值

s1VCCINPUTVCC74192LDNABCDDNUPCLRinstfreqdivGDV2DV4DV8DV16QAQBQCQDCONBONOUTPUTOUTPUTOUTPUTOUTPUTqaqbqcqdPIN_132PIN_133PIN_134PIN_135PIN_86OUTPUTbonclk1INPUTVCCPIN_88CLRCLKinst7FREQ. DIVIDERCOUNTER7400inst12GNDGND 模拟结果如下

3.运用两片74192级联,组成倒计时计数器,个位减到0,十位开始减法计数. OUTPUTOUTPUTOUTPUTOUTPUTOUTPUTOUTPUTOUTPUTQAQBQCQDCONBONCOUNTERQAQBQCQDCONBONLDNABCDDNUPCLROUTPUTinstVCCLDNABCDDNUPCLRinst1COUNTER7419274192gndINPUTVCC十位个位GNDfreqdivGgndINPUTVCCCLRCLKinst5FREQ. DIVIDERDV2DV4DV8DV1674207400inst4inst6INPUTVCC74007400inst8inst7OUTPUTled1

4.加入译码器完成数码管显示

设计原理图：

数码管动态扫描原理图：

分析统图：

管脚分配方案：

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