EDA实验报告完结版

《EDA技术基础实验报告》 学 院：信息科学技术学院学 号

姓 名：专 业：

电子信息工程

实验一 MAX－plusⅡ及开发系统使用

一、 实验目的

1、熟悉利用MAX－plusⅡ的原理输入方法设计简单的组合电路 2、掌握层次化设计的方法

3、熟悉DXT－BⅢ型EDA试验开发系统的使用

二、 实验设备

PC机一台,DXT－B3 EDA实验系统一台

三、 实验内容

1、在E盘上建立一个文件夹，点开MAX－plusⅡ菜单，选择Graphic Editor,在图形编辑器中画出电路图，如图所示1.1，设计一个半加器，进行编译、仿真，并将其设置成为一元件，编译之前必须将文件设为当前文件。

2、建立一个更高的原理图设计层次，如图1.2所示，利用前面生成的半加器元件设计一全加器，进行编译、仿真，并将其设置成为一元件，编译之前必须将文件设为当前文件。

3、再建立一个更的原理图设计层次，如图1.3所示，利用前面生成的半加器元件设计一全加器，进行编译、仿真。然后点开Node/Enter Node Form SNF输入端口，然后输入波形，选择MAX－plusⅡ/Simulator进行仿真。 实验原理图如下：

图1.1 半加器电路原理图

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图1.2 全加器电路原理图

图1.3 4位全加器电路原理图

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四、 实验结果

将四位全加器原理图进行仿真，可以得出如下仿真图

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实验二 秒表的设计

一、实验目的：

1、熟练利用VHDL语言进行数字系统设计；

2、掌握数字系统的设计方法——自顶向下的设计思想； 3、掌握计数器的设计与使用； 4、根据秒表的功能要求设计一个秒表；

二、实验设备：

PC机一台、EDA教学实验系统一台、下载电缆一根（已接好）、导线若干

三、实验要求：

1、有秒、分计数，数码扫描显示输出； 2、有清零端和计数使能端；

3、在功能允许的情况下，可自由发挥；

四、实验原理：

1、功能描述：

秒表是一种计时的工具，有着很广泛的用途。本实验中的秒表要求有两个功能按钮：一个是计数和停止计数按钮，当第一次按下此按钮时，秒表开始计数，再一次按下时，秒表停止计数，并显示所计的数字；另一个是清零按钮，当按下此按钮时，秒表清零。在数码管上采用扫描显示输出。 2、基本原理：

本实验中用到的主要元件有计数器、控制逻辑、数据选择器和译

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码器等。秒、分都是60 进制计数，所以必须采用两个60 进制的计数器（或6 进制计数器与10 进制计数器的组合）；控制逻辑主要是用来实现计数和清零。基本方框图如下：

注意：计数器必须有进位输出、计数使能端和清零端。

3、 自顶向下的设计方法：

自顶向下的设计方法是数字系统设计中最常用的设计方法，也是基于芯片的系统设计的主要方法。它的基本原理框图如下：

自顶向下的设计方法利用功能分割手段将设计由上到下进行层次化和模块化，即分层次、分模块进行设计和仿真。功能分割时，将系统功能分解为功能块，功能块再分解为逻辑块，逻辑块再分解为更少的逻辑块和电路。如此分割，逐步的将系统细化，将功能逐步具体化，

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模块化。高层次设计进行功能和接口描述，说明模块的功能和接口，模块功能的更详细描述在下一设计层次说明，最底层的设计才涉及具体寄存器和逻辑门电路等实现方式的描述。（注意：这里所说的模块可能是芯片或电路板）。

五、实验步骤：

1、 采用自顶向下的设计方法，首先将系统分块； 2、 设计元件，即逻辑块；

3、 一级一级向上进行元件例化（本实验只需例化一次即可），设计顶层文件。

六、实验报告

1、实验源程序： library IEEE;

use IEEE.std_logic_1164.all; use IEEE.std_logic_arith.all; use IEEE.std_logic_unsigned.all;

entity myclock is PORT(CLK: IN bit; second: out std_logic_vector (0 to 5);

minute: out std_logic_vector (0 to 5));

END myclock;

architecture rtl of myclock is BEGIN

PROCESS(CLK)IS

variable count: std_logic_vector(0 to 5); variable c: std_logic_vector(0 to 5);

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BEGIN

IF(CLK'EVENT AND CLK='1')THEN count:=count+1; IF count=\

count:=\ c:=c+'1'; IF c=\ c:=\end IF; end IF; end IF; second<=count; minute<=c; END PROCESS; END architecture rtl; 2、实验仿真：

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实验三 序列检测器的设计

一、实验目的：

1、掌握序列检测器的工作原理； 2、学会用状态机进行数字系统设计；

二、实验设备：

PC机一台、EDA教学实验系统一台、下载电缆一根（已接好）、导线若干

三、实验原理：

1、 序列检测器的基本工作过程：

序列检测器用于检测一组或多组由二进制码组成的脉冲序列信号，在数字通信中有着广泛的应用。当序列检测器连续收到一组串行二进制码后，如果这组码与检测器中预先设置的码相同，则输出1，否则输出0。由于这种检测的关键在于正确码的收到必须是连续的，这就要求检测器必须记住前一次的正确码及正确序列，直到在连续的检测中所收到的每一位码都与预置的对应码相同。在检测过程中，任何一位不相等都将回到初始状态重新开始检测。方框图如下：

2、 状态机的基本设计思想：

在状态连续变化的数字系统设计中，采用状态机的设计思想有利于提高设计效率，增加程序的可读性，减少错误的发生几率。同时，

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状态机的设计方法也是数字系统中一种最常用的设计方法。一般来说，标准状态机可以分为摩尔（Moore）机和米立（Mealy）机两种。在摩尔机中，其输出仅仅是当前状态值的函数，并且仅在时钟上升沿到来时才发生变化。米立机的输出则是当前状态值、当前输出值和当前输入值的函数。本实验要从一串二进制码中检测出一个已预置的8 位二进制码10001110，每增加一位二进制码相当于增加一个状态，再加上一个初始态，用9个状态可以实现。其过程如下：

注意：此图作为参考，检测不同的二进制码其过程不同！

四、实验内容：

写出状态机的源程序，编译后进行仿真，看结果是否正确。

五、实验步骤：

1、 充分理解状态机的工作原理，画出状态转换图； 2、 写出源程序，按顺序进行处理； 3、 检查结果是否正确。

六、实验报告

1、实验源程序： library ieee;

use ieee.std_logic_1164.all;

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entity schk is

port(din,clk,clr:in std_logic;

ab:out std_logic_vector(1 downto 0)); end schk;

architecture behav of schk is

signal d:std_logic_vector(7 downto 0); signal q:integer range 0 to 8;

type fsm_st is(s0,s1,s2,s3,s4,s5,s6,s7,s8); signal current_state,next_state:fsm_st; begin

d<=\ reg:process(clr,clk) begin

if clr='1' then current_state<=s0; elsif clk='1' and clk'event then current_state<=next_state; end if; end process;

com:process(current_state,din) begin

case current_state is when s0=>q<=0;

if din='0' then next_state<=s0; else next_state<=s1; end if; when s1=>q<=1;

if din='1' then next_state<=s0; else next_state<=s2; end if;

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when s2=>q<=2;

if din='1' then next_state<=s0; else next_state<=s3; end if;

when s3=>q<=3;

if din='1' then next_state<=s0; else next_state<=s4; end if; when s4=>q<=4;

if din='0' then next_state<=s0; else next_state<=s5; end if; when s5=>q<=5;

if din='0' then next_state<=s0; else next_state<=s6; end if; when s6=>q<=6;

if din='0' then next_state<=s0; else next_state<=s7; end if; when s7=>q<=7;

if din='1' then next_state<=s0; else next_state<=s8; end if; when s8=>q<=8; next_state<=s0; end case; end process;

process(q)

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begin

if q=8 then ab<=\ else ab<=\ end if; end process; end behav; 2、实验仿真：

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本文来源：https://www.bwwdw.com/article/rhww.html