(0073)《数字逻辑》复习大纲、样题及答案(一)
更新时间:2023-11-17 07:43:01 阅读量: 教育文库 文档下载
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(0073)《数字逻辑》复习大纲、样题及答案
(一)《数字逻辑》大纲
第一章 数制与码制 1.1 进位计数制
该节应掌握任意进制数的按权位展开表达式表示方法。
1.2 数制转换
该节应掌握二进制数和十进制数、八进制数、以及十六进制数的相互转换。 1.3 带符号数的代码表示(重点)
该节应为本章重点,掌握机器数的三种表示方法:原码、反码和补码以及对应的运算规则。
1.4 数的定点表示和浮点表示
了解定点数与浮点数的表示方法。其中要注意各自所表示的数域。
1.5 数码和字符的代码表示 掌握十进制数的二进制编码(包括8421BCD码,2421码,余3码)、可靠性编码(包
括Gray码、奇偶效验码)、一般性了解字符代码(包括ASCII码、GB1988-80)。
第二章 逻辑代数基础
2.1 逻辑代数的基本概念
掌握逻辑代数的基本概念,包括:逻辑代数中的公理;基本的逻辑运算与、或、非;
逻辑函数的表示方法。
2.2 逻辑代数的基本定理及规则
熟悉掌握并应用逻辑代数的基本定理和三个重要的规则:代入规则、反演规则以及
对偶规则。
2.3 逻辑函数表达式的形式与变换
熟悉逻辑函数的标准形式“最小项之和”与“最大项之积”,并掌握把任意的逻辑函
数转换成标准形式的两种方法“代数转换法”与“真值表转换法”。
2.4 逻辑函数的简化
熟练应用逻辑代数的两种化简方法:代数化简法、卡诺图化简法,并能对带约束项的逻辑函数以及多输出逻辑函数的进行化简。
第三章 组合逻辑电路 3.1 逻辑门电路
掌握基本逻辑门电路的逻辑符号以及逻辑功能。这部分是分析与设计组合逻辑电路
的基础之一。
3.2 逻辑函数的实现
熟练掌握实现各种组合逻辑电路的方法。 3.3 组合逻辑电路的分析
熟悉分析组合逻辑电路的一般方法。 3.4 组合逻辑电路的设计
熟悉设计组合逻辑电路的一般方法。掌握多输出组合逻辑电路的设计以及包含无关最小项的设计。
3.5 组合逻辑电路的竞争与冒险
掌握竞争冒险产生的原因、险象的判断以及消除险象的方法,特别是用改变逻辑设
计的方法。
1
第四章 同步时序逻辑电路 4.1 同步时序逻辑电路模型
比较并掌握时序逻辑电路与组合逻辑的结构特点。熟悉同步时序电路的分析与设计所用的工具:状态表和状态图。
4.2 触发器
掌握常见触发器的逻辑符号、功能表、状态表、波形图以及状态图的画法。这些常
见的触发器包括:基本R-S触发器、钟控R-S触发器、D触发器、J-K触发器和T触发器。
4.3 同步时序逻辑电路的分析
掌握并应用同步时序逻辑电路分析的一般步骤。 4.4 同步时序逻辑电路的设计 4.5 同步时序逻辑电路的设计举例
这两节要求掌握同步时序逻辑电路设计的一般方法且能熟练应用。 第五章 异步时序逻辑电路 5.1 异步时序逻辑电路模型
掌握异步时序逻辑电路的特点,即电路中无统一的时钟脉冲信号。了解异步时序逻
辑电路的分类。
5.2 脉冲异步时序逻辑电路分析与设计
掌握异步时序逻辑电路分析与设计方法。无论是在分析还是在设计过程中,都要注
意时钟激励条件的处理。
5.3~5.5 关于电平异步时序逻辑电路不作要求。 第六章 采用中、大规模集成电路的逻辑设计 6.1 二进制并行加法器
了解二进制并行加法器的工作原理 6.2 数值比较器
了解数值比较器的工作原理
6.3 译码器
掌握译码器的工作原理以及译码器的扩展方法。
6.4 多路选择器
掌握多路选择器的工作原理以及扩展方法 6.5 计数器
掌握计数器模的判断方法,以及采用异步预置、异步复位、同步预置、同步复位控制端实现任意模的计数器的方法。
6.6 寄存器
了解寄存器的工作原理,能读懂功能表。
6.7 只读存储器
一般性了解只读存储器的工作原理
6.8 可编程逻辑阵列
了解可编程逻辑阵列PLA的工作原理,能用PLA实现一些简单函数,画出阵列图。
第七章 数字系统设计
本章要求了解数字系统设计的一般步骤以及常用描述方法。
(二)《数字逻辑》样题及答案 见下页
2
(0073)《数字逻辑》样题及答案
一、
填空题(14分)
N?原??N?补010110 ,?1. 若?N?补?1.01010,则[N]反 = 101001 , = = 110110
2. 最小项 ABC的编号为m2,最大项A?B?C的编号为M2。
3. 组合逻辑电路在结构上不存在输出到输入的 反馈 通路,因此输出状态不影响输入状态。 4. VLSI是指 超大规模集成电路 。
5. 数字系统的描述工具有寄存器传输语言、算法状态机图、 方框图 、 时间图 。 6. (9E. 8)16=(236.4) 8
7. [X1] 反=01010,[X2] 补=10011,则[X1+X2] 补=(11101)
D?(A?B)CD,由反演规则可得其反函数F= 8. 函数F?(A?BC){[A(B?C)?D]?AB?(C?D)}
9. 组合逻辑电路中的竞争冒险是由门电路的延时引起的。
10. 将函数F(X1,X2)?X1X2?X1X2?X1X2?X1X2化为最简式,则
F(X1,X2)?1
二、 选择题(16分)
1.01101000是8421 BCD码,它的等值的十进制数是 (B)
A、38 B、68 C、105 D、24
2.下列电路中,不属于时序逻辑电路的是 (D)
A、计数器 B、触发器 C、寄存器 D、译码器 3.PLD是指 (A)
A、可编程逻辑器件 B、可编程逻辑阵列 C、可编程阵列逻辑 D、通用阵列逻辑 4.一位十进制计数器至少需要(B)个触发器。 A、3 B、4 C、5 D、10
5.(9)
的余3码是(C)
A.1011 B.1010 C.1100 D.1001 6.设M5、M6为函数F的两个最大项,M5+M6=(D)
10
A.0 B.m5?m6 C.M11 D.1
7.一个T触发器,在T=1时,加上时钟脉冲,则触发器(D) A.保持原态 B.置0 C.置1 D.翻转
8.一个ROM其共有10根地址线,8根位线(数据输出线),则其存储容量为(D)
2210
A.10×8 B.10×8 C.10×8 D.2×8 三、分别写出下图中各触发器的次态方程,并画出对应的波形图。假定各触发器的初始状态
均为0。(8分) J Q1 R Q2 D Q3 CP CP CP Q2S K Q1 Q3
CP 3
Q1n?1?JQ3?KQ1?Q1?Q1?Q1?Q1?Q1 CP 有效
Q2n?1?S?RQ2?Q2?Q2?Q2?Q2 CP 有效
Q3n?1?D?Q3 CP 有效
CP “0” “0” “0”
“和5,7,8,10,11,13,15)??d(12)化简为?m(4, Q1
Q2
Q3
2.用卡诺图将函数F(A,B,C,D)?之积”形式。
解:
AB 00 01 CD
00 0 1
01 0 1 11 0 1 10 0 0
由上图知,F?AB?BCD?BCD
11 d 1 1 0
10 1 0 1 1 F?F?AB?BCD?BCD?(A?B)(B?C?D)(B?C?D) 四、(8分)1.化简逻辑函数F?AC?AB?BC
2.设输入为无反变量输入,将上述逻辑函数用与非门实现,并画出逻辑电路图 1.
A BC 00 0 0 01 1 0 11 1 0 10 1 1 0 1 F2.
?BC?AC F?BC?B?AC?C?B?BC?AC?C
图略
4
五、(8分)
将下列逻辑函数分别表示成最小项表达式,最大项表达式。
解:F?
1,2,3,8,9,10,11)??(4,5,6,7,12,13,14,15) ?m(0,六、(8分)分析下图所示同步时序电路,画出状态转换图,并说明其功能。
DD& Q1?1Q2& DQ3Q1Q3CP解:
激励方程:
D1?Q3?Q1D2?Q2?Q1D3?Q3?Q2?Q1次态方程:Q1Q2Q3n?1n?1n?1?Q3?Q1
?Q2?Q1?Q3?Q2?Q1Q3Q2Q1 000 001 010 011 100 101 110 111 101 110 Q3n+1Q2 n+1Q1 n+1 001 010 011 100 000 010 010 000
状态转换图如下:
111
000
001 010 100 011 故
为一模为5的计数器,且能自启动。
5
七、(8分)下图为同步可预置四位二进制加法计数器74161构成的时序电路,设初始状态QDQCQBQA=0011,试作出其状态图,并说明其功能。74161的功能表如下: 输入 CP Cr LD P T D C B A 输出 QD QC QB QA 0 0 0 0 d c b a 保持 保持 加计数 × 0 × × × × × × × ↑ 1 0 × × d c b a × 1 1 0 × × × × × × 1 1 × 0 × × × × ↑ 1 1 1 1 × × × × & \1\QD QC QB QA Cr P CP T74161\1\LDD C B \1\A \1\0111 解:状态图如下: 0011 0100 0101 0110 1100 1011 1010 1001 为模为10的计数器。
6
1000 八、(10分)已知某同步时序逻辑电路状态转移图如下图所示,要求:
1. 采用D触发器,列出状态转移真值表。 2. 写出激励方程表达式和输出函数表达式。 X/Z 3. 画出逻辑电路图。
1/0 00 01 Q2Q1
0/0 0/0 0/1 1/0 1/1 0/0
10 11
1/0 八、(10分) 输入X 现态Q2Q1 次态Q2n+1Q1n+1 输出Z 激励函数D2D1
0 00 11 1 11
0 01 00 0 00 0 10 01 0 01
0 11 10 0 10
1 00 01 0 01
1 01 10 0 10
1 10 11 0 11
1 11 00 1 00 2.D2
?XQ2Q1?XQ2Q1?XQ2Q1?XQ2Q1
D1?Q1
Z?XQ2Q1?XQ2Q1
3.图略。
7
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