实验2-用L-edit进行集成电路的设计

微机电系统课程实验之二

用L-edit进行集成电路的版图设计

《微机电系统》课程组 编写

电子科技机械电子工程学院

2005年6月

实验名称：用L-edit进行集成电路的版图设计

一、实验目的

1. 熟悉L-edit的使用；

2. 掌握L-edit进行集成电路版图设计的方法；

3. 掌握集成电路元件制作与版图设计之间的关系。

二、实验任务

根据图中电路设计出一个集成电路，画出版图，采用1um设计规则。参数为：

铝条最小间距1um 引线孔最小1um 引线孔间距1um

图1. 需要实现版图设计的电路

三、实验说明

1. L-edit的使用说明 （1）L-edit概述

L-edit是一个圆形编辑器，它允许生成和修改集成电路掩模版上的几何图形。鼠标接口允许用户执行一般图形操作。既可使用鼠标访问下拉菜单也可以使用键盘来调用L-edit命令。

① 文件和单元

使用文件、单元、连接器、掩模基元来描述布局设计，一个文件可以有任意多个单元组成，在典型设计中，这些单元可以有层次关系，也可以相互独立，

单元可以包括任意数量的掩模基元和连接件，以及两者的组合，掩模单元由矩形、图、直线、多边形和技术层端口组成。

② 层次

完全层次性的单元的连接件。一个连接件是一个单元的“拷贝”，如果编辑连接单元，这种改变将反映到那个单元的所有连接件上。

L-edit对层次不作限制。单元可以包含单元的连接件，被包含的单元又可以包含别的连接件，这样就形成了单元层次。在层次结构中可以有任意级。

L-edit不能用于分离的层次结构，连接件和基元几何图形都可以存在于层次结构的任意级中的同一单元内。

③ 单元设计

L-edit是一个低层次的，全定制掩模编辑器，该编辑器不能执行层的自动转换。

④ 层规划

L-edit是一个高层规划工具。用户可以选择要显示的连接件，它显示一个边框，中间显示单元名，也可以显示掩模几何图形。使用内部隐藏时，可以操作用户设计的大型芯片级块，以获得所需要的层规划。用户可使用用于操作基元的几何图形的命令。

⑤ 文件格式

L-edit能输出两种掩模布局交换格式（CIF, GDSII）以及Tanner Research公司的二进制数据库的格式TDB（Tanner Data Base），L-edit能够读取CIF（Caltech Intermediate Form）和TDB文件。

Calma GDS格式，简称GDSII格式，是一种应用最为广泛的格式，它几乎能表示版图的各种图形数据，GDSII是一种二进制数据流（stream）的格式，文件内以一种变长记录作为数据流的单位。由于GDSII文件是二进制的数据流形式，读和写都是由专门程序进行，因而无法直接读懂或对它修改。

CIF格式是一种ASCII码的文本格式，人们可以在文本编辑器中读、写CIF文件

（2）L-Edit具体使用讲解

（下面的所有操作都是建立在WINDOWS下的Version／sion7.12基础之上 ① L-Edit屏幕区域

分三个主要部分：方式杠，菜单杠，工作区。 ·方式杠

是屏幕左方的垂直空间，它显示了当前L-Edit操作的信息。显示的信息包括文件和单元名，层的颜色和色彩选择，画绘图工具和鼠标功能。鼠标键功能的区域在状态或选择有变化的情况下会自动更新：以反映鼠标的当前功能。

·菜单杠

是屏幕顶部的水干空间，在菜单杠中可以看到下拉式菜单标题的名：字File, Edit, View, Draw, Cell, Setup，Tools, Windows, Help，每个菜单都为L-Edit功能

列出了指令。鼠标允许用户显示一个菜单以及选择一个执行指令。以下是对各种菜单及其功能的简要描述：

File菜单为读写设计文件和打印提供指令 Edit菜单提供了主要的编辑指令

View菜单为操作或修改工作窗口提供了指令 Cell菜单为开、关及爷种操纵单元提供了指令

Setup菜单提供了一些指令，这些指令控制者不同的定制选择，如调色板，层设置等

Tools菜单为主要的实用程序，如设计规则检验器·（DRC），布线器（Place'andRoute）

Windows菜单为浏览窗口 Help菜单为帮助文件 ·工作区

是屏幕上的其他部分，它定义了一个可以建立、观察和编辑目标的窗口。L-Edit窗口可以移动到一个新的布局区里或能增大它的放大率以及包含一个更大的区域。可以根据所需细节的多少的况来使用这些技术来观察整个布局区。

② 基本对象编辑

L-Edit支持对象L-Edit支持九种对象：框、直线、图、多边形、圆形、扇形、圆环形，端口和单元连接元件，所有对象可以用同样的方式来建立和编辑，移动和选择。

L-Edit不能对用户绘制的图形进行修改。L-Edit是面向对象的设计工具，而不是位图编辑器。

·选择技术层

单击屏幕左边用于技术层选择的彩色正方形中的左鼠标键。彩色正方形将凹陷以确定当前层，用户生成的所有目标将在这一层中绘出。

·隐藏和显示层

当指向层区中的某一技术层时，击中鼠标右键时，会弹出有关改层及所有层的隐藏、显示等各种选择。

·特殊层

L-Edit包括许多为自身使用的专用层，这些层与L-Edit环境中的多种结构相对应，栅格、起点、拖动框、单元轮廓和错误的出现是可以控制的，就像控制几何图形层那样。

③ 基本设计编辑

介绍用于建立和编辑作为整个Ic布局的基本模块的设计单元的基本函数 ·单元的构成

单元主要由两大部分组成，单元基元（primitives）是描述单元功能的实际单元内容和目标。单元连接器（instances）将单元与其他单元连接起来。一个连接器包含了两个单元连接时的位置和方向信息。在有效设计中；单元、它们的墓元和连接器结合在—起，构成了一个倒置的数状层次结构。

·单元的使用、打开、及拷贝

可以在Cell下拉菜单栏中进行使用单元，打开已存单元，编辑新的单元和拷贝单元等的有关操作。

·连接元件

单元连接件（instances）用于将单元放到布局中特定的位置和方向构造单元布局。这样如果一个单元在设计中多次用到，改变那个单元可以一次完成，这种改变将反映到那个单元的所有连接元件上。

·显示单元和连接单元

在L-Edit中可以用View菜单下的Show／Hideinside命令来显示两个连接起来的单元的关系。

·追加单元（Append）

Append命令可用于把一个单元拷贝到另一个存在的单元上，追加命令可以拷贝单元的连接元件和基元，并把它们和目标单元连接起。

④ 颜色及调色板的设置 ·层配置

L-Edit支持无限多的设计层，每层的物体图案都用唯一的一种颜色和点阵图案进行填充，且可以根据需要改变。在Setup菜单的Layer命令还可以用来编辑当前设计文件的层结构，而且还可以修改生成屏幕层的颜色、图案。

·调色板配置

L-Edit的调色板包含256种不问的颜色，要修改颜色调色板，可从Setup菜单中选择Palette命令。

⑤ 设计规则检查

L-Edit允许使用设计规则检查器（DRC）来检查一个单元中的元素中有那些与几何约束冲突。这些规则的准确性质取决与制造你所设计的芯片的厂商所作的规定。例如一个设计规则可能是对某个层上两个分离物体之间的最小距离的要求，可以据此要求设置参数，然后执行DRC来检查设计是否与规则冲突。设计规则可以用Setup菜单下的DRC命令设置。 2．集成电路设计的一般步骤 （1）集成电路设计概述

集成电路设计包括逻辑设计（或功能）设计、电路设计、版图设计和工艺设计。通常有两种设计途径：正向设计、逆向设计。

正向设计是指由电路指标、功能出发，进行逻辑设计（子系统设计），再由逻辑图进行电路设计，最后由电路进行版图设计，同时还要进行工艺设计。逆向设计又称解剖分析，其作用在于仿制，可获取先进的集成电路设计和制造的秘密。无论正向还是逆向设计，在由产品提出电路图和逻辑关系后，以后的过程都一样，都是进行版图设计。版图是集成电路设计的最后阶段的产物。版图设计就是按照线路的要求和一定的工艺参数，设计出元件的图形并排列互连，以设计出一套供IC制造工艺中使用的光刻掩模版的图形，称为版图或工艺复合

图。

在版图设计中要遵守版图设计规则。所谓版图设计规则，是指为了保证电路的功能和一定的成品率而提出的一组最小尺寸，如最小现款、最小可开孔；线条之间的最小间距、最小套刻间距等。只要遵守版图设计规则，所设计出的版图就能保证生产出具有一定合格率的合格产品。另外，设计规则是设计者和电路生产厂家之间的接口，由于各厂家的设备和工艺水平不同，因此各厂家所提供给设计者的设计规则也是不同的。设计者只有根据厂家所提供的设计规则进行版图设计，所设计出的版图才能在该厂家生产出具有一定成品率的合格产品。

通常可把版图设计规则分为两种类型。 第一类叫做“自由格式”，目前一般双极型集成电路的研制和生产。通常采用这类设计规则，在这类规则中，每个被规定的尺寸之间，没有必然的比例关系。这种方法的好处是各尺寸可相对独立的选择。可以把每个尺寸定得更合理，所以电路性能好，芯片尺寸小。缺点是对于一个设计级别，就要有一整套数字，而不能按比例放大、缩小。

第二类叫做“规整格式”。在这类规则中，把绝大多数尺寸规定为某一特征尺寸 的某个倍数。这样一来，就可使整个设计规则简化。规整格式的好处是设计规则简化了，对于不同的设计级别，只要代入相应的l值即可，有利于版图的计算机辅助设计。不足之处是，有时增加了工艺难度，有时浪费了部分芯片面积，而且电路性能也不如自．由格式。 （2）集成电路版图设计的一般规则

版图设计总的原则是即要充分理由硅片面积，又要在工艺条件允许的限度内尽可能提高成品率。版图面积（包括压焊点在内）尽可能小接近方形；以减小每个电路实际占有面积。生成实践表面，当芯片面积降低10％，则每个大圆片上的管芯成品率可以提高15％——20％。下面讨论版图设计时所应遵循的一般原则。

① 隔离区的数目尽可能少

pn结隔离的隔离框面积约为管芯面积的三分之一，隔离区数目少，有利于减小芯片面积。集电极电位相同的晶体管，可以放在同一隔离区，二极管按晶体管原则处理。全部电阻可以放在同一隔离区，但隔离区不宜太大，否则会造成漏电流大，耐压低。为了走线方便，电阻也可以放在几个隔离区内。

② 注意防止各种寄生效应

隔离槽要接电路最负电位，电阻岛的外延层接最高电位。输入与输出端尽可能远离，以方止，不应有的影响。电阻等发热元件要放在芯片中央，使芯片温度分布均匀

③ 设计铝条时的注意事项

设计铝条时，希望铝条尽量短而宽。铝条本身也要引入串连电阻，因此也需计算铝条引入的串联电阻对线路的影响。铝条不能相交，有不可避免的交叉

线时，可让一条或几条铝条通过发射极管的发射区间距或发射区与基区间距，也可从电阻上穿过，：但不应跨过三次氧化层。必须采用“磷桥”穿按时，要计算“磷桥”引入的附加电阻对电路特性的影响。一般不允许“磷桥”加在地线上。但在Ic设计时应尽可能避免使用扩散条穿接方式，因为扩散条不仅带来附加电阻和寄生电容，同时还占据一定的面积。

④ 保证元件的对称性 ⑤ 接线孔尽可能开大

凡需接地的发射极、电阻等，不能只靠在隔离槽上开的接触孔接地，要尽可能让地线直接通过该处。接地线尽可能地沿隔离槽走线。接电源地引线应尽短而宽。接VCC地电源应尽可能开大些。集电极等扩散磷孔应比其他接触孔大。

⑥ 铝条适当盖住接触孔，在位置空的地方可多覆盖一些，走线太紧时，也可只覆盖一边。

⑦ 为了减小版面同时又使走线方便、布局合理，个电阻的形状可以灵活多样，小电阻可用隐埋电阻。各管电极位置可以平放和立放。

⑧ 确定光刻的基本尺寸。

根据工艺水平和光刻精度定出图形即各个扩散孔间距的最小尺寸，其中最关键的是发射极接触孔的尺寸和套刻间距。集成晶体管是由一系列相互套合的图形所组成，其中最小的图形是发射极接触孔的宽度，所有往往选用设计规则中的最小图形尺寸作为发射极接触孔。其他图形都是在此基础上考虑图形见的最小间距而进行逐步套合、放大。最小图形尺寸受到掩模对中容差，在扩散过程中的横向扩散、耗尽层扩散等多种因素的限制。如果最小图形尺寸取得过小，不仅工艺水平和光刻精度达不到，也会使成品率下降，如果取得过大，则会使芯片面积增大，使电路性能和成本都受到影响。所以选取最小图形尺寸应切实根据生产上具体光刻、制版设备的精度，操作人员的熟练程度以及具体工艺条件来确定。在一定工艺水平下，版图上光刻基本尺寸放得越宽，则版图面积越大，瞬态特性因寄生电容而受到影响。如尺寸扣得越紧，则为光刻套刻带来困难，光刻质量越难保证。这两中情况都会影响成品率。通常在保证电路性能得前提下适当放宽尺寸。

（3）集成电路中元件的制作过程及其掩模版

下面以双极型集成电路为例，来说明集成电路中元件的形成过程以及版图设计的一般过程。双极集成电路的基本制造工艺，可初略的分为两类：一类为在元器件间要作电隔离区。隔离的方法有多种。另一类为元器件间自然隔离。I L电路采用了这种制造工艺。

由典型的PN结隔离的掺金m电路工艺制作的集成电路中的晶体管的剖面图如下，它基本上由表面图形（由光刻掩模决定）和杂质浓度分布觉定。下面结合工艺流程来介绍双极型集成电路中元件结构（如图2）的形成过程，以此来说明集成电路的设计。

图2. 双极型集成电路中NPN晶体管元件微结构

① 第一版———P+隔离版扩散孔光刻

隔离版的目的是在硅衬底上形成许多孤离酌外延小岛，以实现个元件间的电绝缘。实现隔离的方法很多。有反偏PN结隔离，介质隔离，刚结—介质混和隔离等。在集成电路中，P型衬底接最负电位，以使隔离结处于反偏，达到各岛之间电绝缘的目的。隔离扩散孔的掩模版图形及隔离扩散后的芯斥剖面如图3a。

② 第二版——呻型基区扩散孔（高硼扩散）光刻，

此次光刻决定NPN管的基区的图形。基区扩散孔的掩模图形及基区扩散后的芯片剖面如图3b。

③ 第三版——B、E低硼扩散。

由于要在N型衬底上形成P型区域，必须进行P型扩散，低硼扩散后的掩模版图形及B、E扩散后的芯片剖面如图3c。

④ 第四版——E、C窗口N十扩散孔光刻

由于只有当N型硅的杂质浓度N1019cra-3时，才能形成欧姆接触，所以必须进行集电极、发射极接触孔N+扩散。此次光刻版的掩模图形和N+发射区扩散后的芯片剖面如图3d。

⑤ 第五版——引线接触孔光刻 此次光刻的掩模版图形如图3e。

⑥ 第六版——金属内连线光刻，对引线孔蒸铝

此次光刻版的掩模图形及反刻铝形成金属化内连线后的芯片复合图及剖面图如图3f。

a. 第一版

b. 第二版

c. 第三版

d. 第四版

e. 第五版

第六版

图3. 制作图2结构的掩模版图形

（4）TTL集成电路的版图设计步骤

由于TTL集成电路中的元器件，相互之间要需要电隔离。只有当它们所处的隔离岛（外延层等电位时，才能共岛。例如两个集电极电位相等的NPN管可以共岛，各基区扩散电阻原则上可共岛，两个基极电位相等的PNP管可以共岛，等等；另外，元器件的面积、尺寸与通过它们的电流有关，与工艺水平有关等。所以'ITL集成电路版图设计，首先要划分隔离岛，将元件分成若于个独立的设计单元，然后按参数的要求进行元器件的图形，尺寸的设计，再将这些单元进行布局和布线，形成版图。具体讲有如下的步骤：

① 划分隔离区

② 基本设计条件的确定，包括采用的工艺，基本的工艺设计参数和版图设计规则。

③ 各单元的图形设计，集成电路中各元器件的图形和尺寸，取决于它在集成电路中的作用以及对参数的要求，所有尺寸的设计要符合版图设计规则的要求。所以在进行各单先的图形、尺寸设计前，首先要对电路进行分析.

④ 布局，即把元器件按照电路的要求以及连线的要求，安排在合适的位置上。

⑤ 布线，即按照电路的连接关系以及连线的要求，把元器件连接成电路的符合版图。

3. 具体集成电路设计例讲解

以一个以15个器件的集成电路版图（图4）为例，来讲解集成电路设计中的常用元件及常用功能单元的设计方法。

图4. 包含15个器件的集成电路版图

在该集成电路中少有两种工艺条件可供选择，一为采用Nwell（即图中的灰色版）工艺，二为采用p+隔离岛的工艺（即图中的红色版）.其中除去定位图形以及特定标记外，共有15个器件，下面将分别对每个器件的核心结构参数和工

作原理作概要的图文说明，并介绍之上进行集成电路的合理布局，完成集成电路的设计。

现将图中的单元分别从上到下作具体的讲解：

图5A为1K的电阻单元、以及一个二极管单元，采用P 扩散。有关电阻的阻值的初略估算为

R?RLW （1）

式中Rs为扩散层的薄层电阻，即方寸电阻R□，L、W分别为电阻器的宽度和长度。

公式（1）是一个长方形导电薄层的电阻的计算公式，实际的扩散电阻的图形并不是这么简单，而是有引出端，大电阻还有拐角，杂质的横向扩散引起电阻条宽的增大，因此要根据实际情况加以修改。

图5A中的P+和N+之间的扩散结形成一个二极管。集成电路中的二极管，多数是通过对晶体管的不同接法而形成的，所以不增加新的工序，且可灵活地采用不同的接法得到电参数不同的二极管，以满足集成电路的不同要求。在集成电路中可以利用单独的一个硼扩散结形成的二极管。

图5B为1K的电阻单元，不包含简单二极管，采用P+扩散。

图5C为1K的电阻单元，不包含简单二极管，采用N+扩散，其分析设计方法同图A所示。

图5D为结深6单元测试图形。在图中共有6个扩散单元，每个单元P型扩散区之间的间距分别为6um，7um，8um，9um，10um，11um，12um，通过每个间距之间的测试，判别具体的横扩散距离是以上数字中的哪一个。

图5E为结深测试2单元图形。在隔离岛扩散过程中，为了测试扩散结的深度，在扩散处开窗口引出电极，通过测试就能知道扩散深度是否达到要求。

图5F为可控硅、横向PNP管。如剖面图所示，A，D，C构成PNP管，A和B构成可控硅触发方式，其中D，P+发射极，P+集电极构成表面（横向）PNP晶体管。

图5G为多发射极、多基极多集电极功率NPN晶体管。由于要提供大的功率，采用梳状结构也称叉指式结构。将发射区、集电区分割成许多狭长的区域，并用金属化电极条把他们并联起来，再在这些狭长的发射区、集电区之间配置并联的基区电极条，这样就构成了如图所示的梳状结构。由于并联结构大大增加了基区和发射区以及含有电区之间的扩散结的面积，这样工作时的并联电流就能大大提高功率。

图5H为简单三极管测试图形。通过最基本三极管结构的测试，来了解三极管的工作特性，图中有两个集电极，一个为有N+扩散孔，另一个没有N+扩散孔直接在N型外延层上开窗口作集电极测试。

图5I为单基极发射极，环集电极晶体管测试单元（未蒸铝）。做成环集电极的形状也是为了增加基区和发射区以及集电区之间的扩散结的面积，以此来增加并联电流提高功率。

图5J功率三极管测试图形，包括蒸铝和未蒸铝。该功率三极管梳状结构发射极与基极，环形集电极，目的是为了增加基区、发射区以及集电区直接扩散结的面积，以增加工作电流提高功率输出。作未蒸铝区域的目的是为了作与蒸铝区域的器件的特性，并且未蒸铝区域采用弧形边沿扩散，这样可以大大提高功率器件的耐压。

图5K两管单元简化与非门，其等效电路图如上，该图中用到双发射极NPN晶体管作为与非门两输入端，其中双发射极NPN晶体管结构的剖面图如下。第二级采用梳状结构功率晶体管。

图5L为MOS电容器，在双极集成电路中，常使用的集成电容器有反偏PN结电容器和MOS电容器。 PN结电容器的制作工艺和NPN管工艺兼容，但其阻值做不大。由于发射结的零偏单位，面积电容CjA0大，但击穿电压低，约为6-9V，集电结的零偏单位面积电容小，但其击穿电压高，大于20V，如要提高PN结零偏单位面积电容CjA0,可采用如图所示的发射区扩散层—隔离层—隐埋层PN结电容结构。

MOS电容器的结构如图所示，它的下电极为N+发射区扩散层，上电极为铝膜，中间介质为SiO2,厚度大于1000A，所有这层介质对工艺的要求较高，一般需要额外的工艺制作，其他工艺与NPN管兼容。由半导体物理知，在一般情况下MOS电容器的电容值CMOS和电容器两端的电压VMS以及下电极掺杂浓度有关。实验表明，当下电极用N+发射区扩散层，且掺杂浓度N≈1020/cm3时，只有氧化层厚度tox>0.lum，就可以认为这类电容器的电容值CMOS与工作电压及信号频率无关。

图5M为NMOS简单非门，其等效电路如图所示，为了防止寄生沟道以及P管和N管的互相影响，采用了保护环和隔离环。对N沟道器件用P+保护环包围起来（P沟道器件用（N+保护带隔开），P+保护环（和N+保护带）是以反偏形式接到地上（电源上），这样就消除了二种沟道泄流电流的可能性。保护环（带）是和N+，P+源漏扩散区一起扩散形成的，并不增加工序，但需占用管芯面积。

图5. 对应图4的制作过程及其版图

四、实验内容

1. 熟悉L-edit的使用。

2. 理解集成电路元件结构制作与版图设计之间的关系，掌握版图设计方

法；

3. 认识实验任务中的各种器件的核心结构及其参数和工作原理；设计出其

对应的集成电路版图。

五、思考题

1. 如何实现在版图中双极型和MOS相容技术的集成电路版图设计。 2. 比较双极型工艺和CMOS工艺的异同点。 3. 在集成电路中是怎样实现电阻的?

本文来源：https://www.bwwdw.com/article/rcu7.html