数字幅频均衡功率放大器

数字幅频均衡功率放大器

——硬件电路设计

摘要

本文设计了一个基于FPGA的数字信号处理技术的幅频均衡功率放大器（硬件电路）。系统由前置放大器、低通滤波、带阻网络、AD转换、FPGA数字幅频均衡、DA转换及功率放大电路构成。

前置放大是采用运放NE5532设计的同相比例放大电路，实现了500倍的电压放大，通频带为20hz-20khz，输出电阻为600欧；无源T型带阻滤波器的中心频率是10kHz，衰减为-11.735db；AD转换电路采用16位，转换速率250ksps的ADS8505芯片，在FPGA设计一个数字幅频参数均衡器,补偿前级带阻网络的频响特性，以达到幅频均衡的目的，通频带20hz-20KHz内的电压幅度波动在1.5db以内。数字幅频均衡后的信号通过DAC5687（采样率500ksps）转换，并在OCL低频功放电路驱动负载，OCL功率放大电路输出功率大于10W，转换效率大于50%。基本实现题目要求。

关键字：数字幅频均衡；功率放大器；前置放大；带阻滤波器；ADC;DAC；

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Digital Amplitude-Frequency Balanced Power

Amplifier ——Circuit Design

This thesis is to design a digital amplitude-frequency balanced amplifier by digital signal processing technology on FPGA . The system is consists of pre-amplifier, low pass filter, band-stop network, A / D sampling, FPGA digital amplitude and frequency equalization circuit, DA conversion and power amplification circuit. Preamplifier is a circuit which Amplifier with the phase ratio consists by NE5532, voltage of 500-fold magnification, when the pass band attenuation -0.56db as 20hz-20khz, output resistance is 600 ohm. The center frequency of passive band-stop filter is 10kHz, the attenuation -11.735db, after sampling the output signal through the AD, in the FPGA ,the design of a digital amplitude and frequency parameters of the equalizer to compensate the former level frequency response characteristics of band-stop networks to achieve the objective of balanced amplitude and frequency - pass band 20hz-20KHz range of the voltage fluctuations within the 1.5db. DA sampling the signal by digital amplitude-frequency balanced into the OCL low-frequency power amplifier circuit and driving the load. The OCL power amplifier circuit output power of 12.6W, conversion efficiency of 65%. This amplifier can better handle the signal to achieve power amplification

Keywords: digital amplitude-frequency equalization; Power

Amplifier; Preamplifier; Bandstop filter;A/D;

目 录

第一章 绪 论 ......................................... 5 1.1 引言 ............................................... 5 1.2 数字幅频均衡功率放大器的优点与应用 ................. 5 1.3 本课题的研究任务和论文介绍 .......................... 6 1.31 设计的主要任务 ................................... 6 1.32 论文的主要内容 ................................... 6 第二章 方案论证 ....................................... 7 2.1 系统结构介绍 ........................................ 7 2.2 前置放大电路的方案论证 .............................. 7 2.3 带阻网络电路的方案论证 .............................. 7 2.4 数字幅频均衡的方案论证 .............................. 8 2.5 功率放大电路的方案论证 .............................. 8 第三章 各部分电路设计 ................................. 10 3.1 前置放大电路 ....................................... 10 3.11 NE5532的介绍 .................................... 10 3.12 同相比例放大电路 ................................ 11 3.13 同相比例放大组成的前置放大电路 .................. 12 3.2 带阻网络 ........................................... 13 3.21 滤波器的介绍与分类 .............................. 13 3.22 无源带阻滤波器的设计原理 ........................ 14

3.23带阻网络的设计过程 ............................... 15 3.3 数字幅频均衡处理 ................................... 18 3.31 A/D转换电路..................................... 18 3.32 数字均衡的理论分析与设计 ........................ 22 3.33 D/A转换电路设计 ................................. 24 3.4 功率放大电路 ....................................... 26 3.41 原理介绍 ........................................ 26 3.42 OCL放大器的设计方法 ............................. 29 第四章 电路调试与性能测试 ............................. 35 4.1测试仪器与方法 ..................................... 35 4.2调试与测试数据 ..................................... 36 4.3测试结论 ........................................... 39 第五章 结语 .......................................... 39 5.1 论文工作总结 ....................................... 39 5.2 心得体会 ........................................... 39 致谢 ................................................... 40 参考文献 ............................................... 41 附录1：英文翻译—原文 .................................. 42 附录2：英文翻译—译文 .................................. 48

第一章 绪 论

1.1 引言

均衡是指对信道特性的均衡，即接收端的均衡器产生与信道特性相反的特性，用来减小或消除因信道的时变多径传播特性引起的码间干扰.在数字通信系统中插入一种可调滤波器可以校正和补偿系统特性，减少码间干扰的影响。这种起补偿作用的滤波器称为均衡器。均衡器从调整参数至形成收敛，整个过程是均衡器算法、结构和通信变化率的函数。 均衡技术可以分为两大类：线性和非线性均衡。这些种类是由自适应均衡器的输出接下来是如何控制均衡器来划分的。判决器决定了接收数字信号比特的值并应用门限电平来决定d(r)的值。如果d(r)没用在反馈路径中调整均衡器，均衡器就是线性的。另一方面，如果d(r)反馈回来调整均衡器，则为非线性均衡。

所谓数字均衡器，即数字滤波器，是指输入、输出均为数字信号，通过一定的预算关系改变输入信号所含的频率成分相对比例或滤除某些频率成分的器件。因此，数字滤波器的概念与模拟滤波器相同，只是信号形式和实现滤波方法不同。当用硬件实现一个数字滤波器时，所需要的元件是延时器、乘法器和加法器，当用软件实现一个数字滤波器是，它即是一段线性卷积程序。而模拟滤波器只能用硬件实现，其元件是R,L,C及运算放大器或开关电容。数字滤波器的可靠性和灵活性是模拟滤波器所不能比拟的。而且模拟滤波器受环境因素影响较大，品质因素Q（与带宽有关）固定，要达到高精度的要求，就要增加成本。而数字滤波器的带宽可以灵活地改变，无需对硬件进行修改，且受环境因素影响较小。数字滤波器一般有两个功能：（1）分离重合的信号。（2）恢复因为某些原因而变形的信号。本论文设计的原理就是采用了数字滤波器的第二个功能来实现经过带组网络后的信号幅频均衡。

幅频均衡也就是说这个东西可以抑制振幅失真,改善幅频特性,提高信号还原的保真度。

本论文的设计就是：一个信号通过前置放大，无源带阻滤波器滤波，再经过数字幅频，改善幅频特性，提高信号还原的保真度，最后再经OCL功率放大器进行功率放大。

1.2 数字幅频均衡功率放大器的优点与应用

数字幅频均衡功率放大是指信号经过数字幅频均衡处理后，以某频率信号的输出信号电压幅度为基准，在某一通频带范围内的信号电压幅度波动，再通过功率放大器放大。

数字幅频均衡功率放大器能更好地对信号进行处理，信号保真度高，功率转换效率高，使产品具有更好的技术含量，提高产品的竞争力度。

在近代电信设备和各类控制系统中，数字滤波器应用极为广泛，如语音处理、图像处理、通信、电视、雷达、声纳、生物医学信号处理、音乐等。除了以上领域，数字滤波器在军事上被大量应用于导航、制导、电子对抗、战场侦察；在电力系统中被应用于能源分布规划和自动检测；在环境保护中被应用于对空气污染和噪声干扰的自动监测，在经济领域中被应用于股票市场预测和经济效益分析，

差分输入电压 输入电压 功耗，TA=25℃ 工作温度 Vdif Vi PD TOPR ±13 提供电压 1100 0~70 V V mW ℃ 3.12 同相比例放大电路

同相比例放大电路如图3-2所示，信号电压通过电阻RS加到运放的同相输入端，输出电压VO通过电阻R1和大电路。

Rf反馈到运放的反相输入端，构成电压串联负反馈放

图3-2：同相比例放大电路

利用虚短虚断，可得：

Vp?Vi 3-1

VN?VO所以：

R1 3-2

R1?RfAVf1?Rf1VO 3-3 ?1?ViR1同理: AVf2?Rf2VO 3-4 ?1?ViR2可得前置放大电路的放大倍数：

Rf1Rf2)*(1?) 3-5 R1R2要满足电压放大倍数大于400倍的要求而使用运放两级放大，可得到：

AVf?(1?AV?(1?Rf1Rf2228K200K)*(1?)?(1+)*(1+)=500(倍) 3-6 R1R210K10K3.13 同相比例放大组成的前置放大电路

电路使用了运放NE5532。采用两级放大以提高前置放大电路的增益。电路如图

3-4所示：

Vi

Vo

图3-4：前置放大电路

前一级电阻是500K的变阻器，可以调节电阻值的大小理论上放大23.8倍；第二级也是同向比例运算电路，放大倍数是21倍。电路使用电容耦合和滤波。在最后接了一个有源的低通滤波器和一个跟随放大器，低通滤波器的参数是：-1dB通频带为20Hz~20KHz。跟随器的作用是阻抗匹配和级间隔离。

前置放大仿真图

设计要求-1db的带宽大于20hz-20khz.图4-2是实验波特仿真图

3.2 带阻网络

3.21 滤波器的介绍与分类

1. 滤波器的功能

滤波器的功能就是允许某一部分频率的信号顺利的通过，而另外一部分频率的信号则受到较大的抑制，它实质上是一个选频电路。

滤波器中，把信号能够通过的频率范围，称为通频带或通带；反之，信号受到很大衰减或完全被抑制的频率范围称为阻带；通带和阻带之间的分界频率称为截止频率；理想滤波器在通带内的电压增益为常数，在阻带内的电压增益为零；实际滤波器的通带和阻带之间存在一定频率范围的过渡带。 2. 滤波器的分类

( 1）按所处理的信号分为模拟滤波器和数字滤波器两种。

( 2）按所通过信号的频段分为低通、高通、带通和带阻滤波器四种。

低通滤波器：允许信号中的低频或直流分量通过，抑制高频分量或干扰和噪声。 高通滤波器：允许信号中的高频分量通过，抑制低频或直流分量。

带通滤波器：允许一定频段的信号通过，抑制低于或高于该频段的信号、干扰和

噪声。

带阻滤波器：抑制一定频段内的信号，允许该频段以外的信号通过。

3.22 无源带阻滤波器的设计原理

带通滤波器可用如下方法得到：首先设计一个截止频率等于要求的带宽(20HZ-20KHZ)的低通滤波器,然后把每个元件谐调到需要的中心频率上。低通滤波器对直流的响应相当于带通滤波器对中心频率的响应。

带阻滤波器的设计是：首先吧归一化低通滤波器变化成高通网络，其截止频率等于要求的带宽，并且有需要的阻抗。而然后用带通滤波器同样的方法，把每个高通元件谐调在中心频率上。

这相当于用一个新的变量代替高通传递函数中的频率变量。新的变量由下式给出

f带阻?f0(ff?0) 3-7 f0f结果，高通滤波器对直流的响应变换成带阻网络对中心频率的响应。带阻滤波器的带宽响应效果等于高通滤波器的频率响应。当然，负频率仅有严格的理论意义，所以，只有相当于正频率的响应波形是可用的。和带通滤波器一样，响应曲线具有几何对称性。

设计步骤可以归纳如下：

1.使带阻滤波器技术指标归一化，并选择归一化低通滤波器，此滤波器要提供所需要的衰减，使陡度系数不超过求出的数值。

2.把归一化低通滤波器变换为归一化高通滤波器。然后，把高通滤波器标定到截止频率（他等于要求的带宽）和规定的阻抗值。

3.每个电感串联一个电容，每个电容并联一个电感。这样，使每个并联支路可调谐在中心频率上从而完成了设计工作。这种变换的电路支路归纳在下表中。

表3-1：高通到带阻的变换

高通支路 带阻结构 电路元件值 Ⅰ L= Ⅱ C= Ⅲ 1 2w0c1 2w0LC0?1 2w0L11 2w0C11 2w0L11 2w0C2 Ⅳ L0?C1? L2?3.23带阻网络的设计过程

1. 归一化低通滤波器电路图3-5中心频率在10khz，最大衰减大于10db，根据《电子滤波器设计手册》[阿瑟.B.威廉斯]中的12-13表,可设计电路

图3-5:归一化低通滤波器

图3-6：低通滤波器的频率响应曲线

2. 用电容代替电感，电感代替电容，而新的元件值为愿元件值的倒数。变换后的结构电路图3-7

图3-7：变换后的归一化高通滤波器

图3-8：高通滤波器的频率响应

电容被Z*FSF除，电感被Z/FSF乘，Z为输出电阻值600?，FSF（频率标度系数）为2?fC。频率和阻抗标度后的高通滤波器3-9

图3-9：频率和阻抗标度后的高通滤波器

图3-10：频率和阻抗标度后的高通滤波器的频率响应曲线

3. 为了使高通变成带阻，用并联电感使每个电容与电感谐振，而用串联电容，使每个电感与电容谐振。对于串联，调频电感由下式给出：

L?11??1.06mH 3-8 2w0C(2?*10*103)2*0.293*10?6并联电感谐振电容由下式决定：

C?1?1450pF 3-9 32(2?*10*10)*0.175最后滤波器如下电路图3-11所示。

图3-11：变换后的带阻滤波器

图3-12：带阻滤波器的频率响应曲线

中心频率w0=10khz，衰减11.735db.

频率的衰减和电感的Q值有关，而最小Q值要求增大一个因数后等于带阻滤波器的Q值。

Qmin（带阻）?Qmin(低通)?Q带阻 3-10

上式中Qmin（低通）值可由图3-12得出1db波动，n=3,的切比雪夫滤波器要求的最小理论Q值为4.5。 串联谐振回路的品质因素Q=

1L1,并联谐振回路的品质因素Q?。而w0CRRCf0。由测试得衰减为3db处BW3dbw0=2?f0，f0=10000hz为中心频率。Q带阻=

（9.54khz,10.56khz），所以BW3db=1020hz。所以

Q带阻?f010000??10 3-11 BW3db1020所以：

Qmin (带阻)= Qmin（低通）?Q带阻=4.5?10=45 3-12

3.3 数字幅频均衡处理 3.31 A/D转换电路

在AD采样前，需要对信号进行处理。电路如下图所示：AD的输入电路接运放NE5532，它的作用是隔离和及偏置，把交流的电平变换为直流电平然后供给AD采样。

采集信号的频率范围为20Hz～20kHz，为防止频谱混叠，采样速率应大于奈奎斯特频率。若采样速率太低，一个周期内采集点数太少，波形输出时会存在较大失真；若采样速率太高，相同条件下所需滤波器的阶数更高，增加了滤波器的空间和时间复杂度。为了减小量化噪声对系统的影响，应选择位数高、精度高的ADC。选取高精度16位并行A/D转换器ADS8505

1.芯片ADS8505的介绍

ADS8505是一个完整的16位采样模数转换器，它采用最先进的CMOS结构。它包含一个完整的16位、电容式的、特区的A/D与S/H、参考、时钟、微处理器使用的接口和3态输出驱动器。ADS8505在整个温度范围内采样率都是被指定在250千赫兹。精密电阻器提供一个行业标准的± 10 V输入范围，而创新的设计采用单个+5 V电源提供的在100毫瓦内的功耗，。ADS8505提供28引脚SOIC和28引脚SSOP封装，都完全指定在工业﹣40 ℃至85 ℃温度范围内执行操作。ADS8505芯片的引脚图如下：

图3-14:ADS85050的引脚图

对上面的ADS8505引脚图的各个引脚的功能进行说明如表1，可以方便进一步了解ADS8505芯片的内部构造，进而用ADS8505芯片进行A/D采样电路设计就简单了。

表3-2 ADS8505芯片的引脚功能说明

引脚 名称 AGND1 AGND2 引脚号 2 5 26 数字 I/O O 模拟地 在一个转换开始，BUSY变低并保持到转换完成和数字输出已被更新 BYTE CAP CS 说明 模拟地，在内部使用的接地参考点 BUSY 23 4 25 14 I I 选择8个有效位（低）或8个最低有效位（高） 参考缓冲电容器， 2.2 mF电容接地 与R/C内部或运算,如果R/C为低，对CS的下降沿启动一个新的转换 数字地 DGND

表3-1 ADS8505芯片的引脚功能说明 D15(MSB) D14 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0(LSB) 6 7 8 9 10 11 12 13 15 16 17 18 19 20 21 22 24 O O O O O O O O O O O O O O O O I 数据位15，转换结果最高位（MSB），当CS为高时或当R/C为低时处于高阻抗状态 数据位14，当CS为高时或当R/C为低时处于高阻抗状态 数据位13，当CS为高时或当R/C为低时处于高阻抗状态 数据位12，当CS为高时或当R/C为低时处于高阻抗状态 数据位11，当CS为高时或当R/C为低时处于高阻抗状态 数据位10，当CS为高时或当R/C为低时处于高阻抗状态 数据位19，当CS为高时或当R/C为低时处于高阻抗状态 数据位8，当CS为高时或当R/C为低时处于高阻抗状态 数据位7，当CS为高时或当R/C为低时处于高阻抗状态 数据位6，当CS为高时或当R/C为低时处于高阻抗状态 数据位5，当CS为高时或当R/C为低时处于高阻抗状态 数据位4，当CS为高时或当R/C为低时处于高阻抗状态 数据位3，当CS为高时或当R/C为低时处于高阻抗状态 数据位2，当CS为高时或当R/C为低时处于高阻抗状态 数据位1，当CS为高时或当R/C为低时处于高阻抗状态 数据位0，转换结果最低位（LSB），当CS为高时或当R/C为低时处于高阻抗状态 当CS为低和BUSY为高时，CS为下降沿时就会启动一个新的转换；当CS为低，R/C为上升沿时数据平行输出 REF VANA VDIG 3 27 28 参考输入/输出， 2.2 mF钽电容到地 模拟电源输入，实际为+5V；0.1 VANA?F瓷电容和10?F钽电容解耦到地面 数字电源输入，实际为+5V；直接连接到引脚27，必须? VANA R/C

VIN 1 模拟输入

200 ?133.2k?2.2uf++28272625+0.1 ?F234567891011121314++5V转换脉冲10 ?F2.2ufB15(MSB)B14B13B12B11B10B9B8ads850524232221201918171615B0(LSB)B1B2B3B4B5B6B7最低40ns 图3-15：AD转换的基本电路

图3-16：时序图

ADS8505是转换过程中同时读取上次转换的数据。低有效，CS为片选信号，恒为低表明ADS8505芯片一直可以工作； R/C为 AD转换和数据输出控制信号，为高电平时读取数据，为低电平时进行转换；BUSY为ADC转换信号，可用BUSY上升沿锁存数据，转换结束后变为高电平。所以我们可以用状态机来描述采样控制过程，整个过程分为三个状态，。St0为初始状态， R/C为高电平，进入读取数据状态，进入下一个状态St1，R/C为低电平进入转换过程，当过了tpd时间后，BUSY变为低电平，开始锁存信号，在转换时间tw1这段期间数据还处于高阻状态，当经过tw1后进入St2，R/C变为高电平，开始读取数据，但

是此时读取的数据时上次转换的数据。直到转换完成后BUSY变为高电平，又开始进入初始状态。状态图如图7所示。

st0BUSY='1'CS='0',R/C='1'st2CS='0',R/C='1'BUSY='0'正在转换st1CS='0',R/C='0'图7 控制ADS8505采样状态图

3.32 数字均衡的理论分析与设计

1. 数字滤波器原理

数字滤波器的功能是把输入序列通过一定的运算，变换成输出序列。数字滤波器一般可用两种方法实现：一种是根据描述数字滤波器的数学模型或信号流程图，用数字硬件构成专用的数字信号处理机；另一种是编写滤波运算程序，在计算机上运行。

数字滤波器可以用差分方程、单位取样响应以及系统函数等表示。对于研究系统的实现方法，即它的运算结构来说，用框图表示最为直接。数字滤波器用线性差分方程表示为：

y(n)??aky(n?k)??bkx(n?k) 3-13

k?0k?0NM其对应的系统函数为：

Y(z)H(z)??X(z)?bkk?0Nk?1Mz?k 3-14

1??akz?k由式3-13可看出，实现数字滤波器需要3种基本运算单元，即加法器、单位延迟器和常数乘法器。这些单元有方框法和流程图法两种表示法，因此，数字滤波器的运算结构也有两种表示法。

通常在实际中很少采用上述两种结构实现高阶系统，而是把高阶变成一系列不同组合的低阶系统(一、二阶)来实现。

x(n)b0b1b2bn-1bna0a1 a2an-1 any(n) x(n)b1b2bn-1a0 a1 a2 an-1 any(n) bn

图3-16 直接Ⅰ型 图3-17 直接Ⅱ型

2.IIR数字滤波器的级联结构

如果将N阶IIR系统函数分解成二阶因式连乘积，则可得到级联结构，即

H(z)?H1(z)?H2(z)???Hm(z) 3-15

这样，整个系统将又M个二阶系统级联构成，所以其系统函数H(z)可被看成全部由实系数二阶因子连乘构成，即

H(z)?A?k?1M1??1k1??1kzz?1?1??2k??2kzz?2?2?A?Hk(z) 3-16

k?1M其中

Hk(z)?1??1k1??1kzz?1?1??2k??2kzz?2?2 称为滤波器的二阶基本节。

如果每个二阶基本节都采用直接Ⅱ型结构来实现，整个滤波器的级联结构如3-18所示

x(n)a0b11 a11b21 a21b1M a1mb2M a2my(n)

图3-18 级联型结构

此结构具有系统实现简单，极点位置可单独调整， 运算速度快等优点 。 如果将系统函数H（z）化成部分分式之和就可得到IIR数字滤波器的并联型结构，如图3-19所示

A0A1x(n)b11b21a01 a11y(n) b1M a1m b2M

图3-19：并联型结构

3. IIR带通滤波器系数的计算原理

对于相同的设计指标，FIR滤波器所要求的阶数比IIR滤波器高5-10倍，成本较高，而且信号的延迟也较大。IIR滤波器所要求的阶数不仅比FIR滤波器低，而且可以利用模拟滤波器的设计成果，设计工作量相对较小，采用FPGA实现的IIR滤波器同样具有多种优越性。数字均衡模块设计一般都是采用二阶IIR滤波器作为其原型。二阶IIR滤波器的直接I型结构如上图3-16所示。对应的系统函数为公式3-17

H(z)?Y(z)?X(z)1?a1z?1?a2b0?b1z?b2?1zz?2?2 3-17

以下是shelving滤波器传递函数： （1） H(z)?1?其中A(z)为2阶全通滤波器 （2） A(z)??a?d(1?a)z?z1?d(1?a)z?az?1?1?2?2H0[1?A(z)] 3-18 2 3-19

bwtan()?12Fs（3）当滤波器在某个频段处放大，a? 3-20 bwtan()?12Fsbwtan()?V02Fs（4）当滤波器在某个频段处衰减，a? 3-21 bwtan()?V02Fs（5）其他变量： d??cosF(c) 3-22

H0?V0?1 3-23

其中V0为放大倍数，FC为中心频率，bw为带宽，Fs为采样频率。 通过式3-17和式3-18、式3-19相对比，得到数字滤波器所需的系数结果：

b0?1?(1?a)?H02; b1?d?(1?a)；b2??a?(1?a)?H02；

a0?1；a1?b1；a2??a；其中变量H0和d可由3-23求得。

3.33 D/A转换电路设计

由于通频带内输出波形的电压幅度波动在±1.5dB以内，应选择位数高、精度高的DAC。

DAC7744是一种16位、四路电压输出数字模拟转换器（DAC）。是在指定温度范围内保证16位单调性能转换器。它接受16位并行输入数据，具有双重缓

冲DAC输入逻辑（允许同时更新所有DAC），并提供了一个内部输入寄存器回读模式。可编程异步重置清除所有寄存器到中规模代码? 或零规模0000?。DAC7744运作，可单极性（+15 V）电源运行，或+15 V，- 15V的双极性电源运行。此外，DAC7744的特色是低功耗：200mW。DAC7744适用于自动测试设备，数模转换器，程序员，数据采集系统，闭环伺服控制小规模。DAC7744是提供48引脚SSOP封装，工作温度范围在-40℃至+85° C之间。

由于DA转换的高精确性，例如接地和接触电阻这样的系统设计问题变得十分重要。输入参考高电压的电流和输出参考低电压电流都依据DAC输出电压，他可以从几微安到约2.0毫安。对于参照，参考输入表现出不同的负载。如果参考可以降低或者提供需要的电流，参考缓冲区就不在需要了。DAC7744有参考驱动和意识连接的特征，例如由于改变参考电流和电路阻抗所引起内部错误可以最小化。

图 是DAC7744的双电源控制的D/A转换电路图。

+VDB15(LSB)DB14DB13DB12DB11DB10DB9DB8DB7DB6DB5DB4DB3DB2DB1DB0(LSB)RETSELRSTLOADDACsR/WA1A0CSDGNDNCNCNCVoutA SenseVoutAVREFL AB SenseVREFL ABVREFH ABVREFH AB SenseVoutB SenseVoutBDAC7744VoutC SenseVoutCVREFH CD SenseVREFH CD VREFL CD VREFL CD SenseVoutD SenseVoutDVSSAGNDVCCVDOVout100?1000pf100?1000pfVout2200pf2200pfOPA2234_++v_+10v+

由于采样频率为100kHz，对于频率为20kHz的信号一个周期只能采集5个点，为保证输出波形不失真，后级需接平滑滤波器。鉴于开关电容滤波器具有陡峭的衰减特性，选用8阶低通椭圆滤波器MAX297，设定截止频率为20.6kHz，能较好地滤除高频噪声。

MAX297具有8引脚DIP和16引脚SO封装宽，在+5 V单电源或双± 5V供电时工作，具有不受约束的运算放大器的抗混淆或时钟噪声滤波功能，它的时钟角频率为1HZ~50HZ时钟，可调转角频率范围为：0.1Hz ~ 50Hz，无需外部电阻或电容,一般用于DAC后置滤波，为数据进行采集系统，具有语音/数据信号滤波作用。

3.4 功率放大电路

功率放大电路是一种以输出较大功率为目的的放大电路。它一般直接驱动负载，带载能力要强。功率放大电路的性能指标主要有：最大输出功率、效率等本设计中，经比较，我采用OCL功率放大。

3.41 原理介绍

选择OCL电路的原因是这类电路由双电源供电，输出端不接大电容。如果选择OTL电路，由于此类电路由单电源提供，所以输出端必须接一电容为PNP的晶体管供电，即此电容兼具供电和输出耦合的功能。当最低频率为50HZ时，对于50HZ的低频响应，要求输出的耦合电容足够大，这样电容就太大了，所以，在满足双电源的情况下，选择OCL电路更合适。由于设计要求功率放大器的效率大于60%，且保证输出信号不失真，所以选择甲乙类的电路形式。 （1）甲类工作状态

静态工作点位于直流负载线中点的放大器称为甲类放大器。甲类功放输出级中两个（或两组）晶体管永远处于导电状态，并使这两个电流等于交流电的峰值，这时交流在最大讯号情况下流入负载。当无讯号时，两个晶体管各流通等量的电流，因此在输出中心点上没有不平衡的电流或电压，故无电流输入扬声器。当讯号趋向正极，线路上方的输出晶体管容许流入较多的电流，下方的输出晶体管则相对减少电流，由于电流开始不平衡，于是流入扬声器而且推动扬声器发声。甲类功放的工作方式具有最佳的线性，每个输出晶体管均放大讯号全波，完全不存在交越失真（Switching Distortion），即使不施用负反馈，它的开环路失真仍十分低，因此被称为是声音最理想的放大线路设计。 设静态工作点的值为ICQ和UCQ,因此电路消耗功率为

PE?ICQUCQ 3-24

而在理想情况下的输出功率的最大值为：

PO?IU?根据效率的定义式：

ICQUCQICQUCQ 3-25 ??222??PO 3-26PE由此可以算出甲类功率放大器的最高效率为50%，所以甲类功放放最大的缺点是效率低，因为无讯号时仍有满电流流入，电能全部转为高热量。当讯号电平增加时，有些功率可进入负载，但许多仍转变为热量。 （2）乙类工作状态

乙类功放（B类功放）放大的工作方式是当无讯号输入时，输出晶体管不导电，所以不消耗功率。当有讯号时，每对输出管各放大一半波形，彼此一开一关轮流工作完成一个全波放大，在两个输出晶体管轮换工作时便发生交越失

真，因此形成非线性。纯B类功放较少，因为在讯号非常低时失真十分严重，所以交越失真令声音变得粗糙。

乙类放大器的的特点是功率放大器只在信号的半个周期内处于导通状态，电路的静态工作点的电路等于0。工作在乙类状态下的放大电路，虽然管子功耗低，效率高，但输入信号的半个波形被削掉了，产生了严重的失真现象。解决方法是在乙类状态下的放大器分别放大输入的正负半周期信号，同时采取措施使放大后的正负半周期信号能加到负载上，是负载上获得完整的波形。这种工作方式的电路成为乙类互补对称电路或者称为推挽功率放大电路。

若忽略功率放大器的饱和压降，在理想的情况下，乙类放大器输出信号的最大值为：

2VCC 3-27 PO?2RL因为乙类放大器只在信号的半个周期内有功率输出，所以，电源消耗的功率为电源带电压和半波电流平均值的乘积，即：

PE?IAVVCC2VCC2VCC2 3-28 ??VCC??RL?RL所以在理想情况下，乙类放大器的转换效率为：

??PO???78.5% 3-29 PE4由此可知，乙类放大器的优点是效率高，缺点是会产生交越失真。 （3）甲乙类工作状态

甲乙类放大器，实际上是甲类和乙类的结合，每个器件的导通时间在

50—100％之间，依赖于偏置电流的大小和输出电平。该类放大器的偏置按B类乙类设计，然后增加偏置电流，使放大器进入甲乙类。

甲乙类工作状态通常是两只晶体管配合进行，在没有信号的时候，两只晶体管都是导通的，但其中的电流很小，当有信号输入时，晶体管中的电流才会变大．由于信号的作用使其中的一只晶体管截止的时候，另一只晶体管则一定是导通的，两只管子始终是轮流截止和导通，并且其中流过的电流几乎是全部送入扬声器，因此，甲乙类功放产生的热量较小，并且效率高了很多，在70％以上。

甲乙类放大器在输出低于某一电平时，两个输出器件皆导通，其状态工作于甲类；当电平增高时，两个器件将完全截止，而另一个器件将供 给更多的电流。这样在甲乙类状态开始时，失真将会突然上升，其线性劣于甲类或乙类。它的正当使用在于它对甲类的补充，且当面向低负载阻抗时可继续较好地工作。 下图是最简单的甲乙类功率放大器电路图

图3-16：最简单的甲乙类功率放大器

在上图中，R4,R5，D1，D2构成T1,T2的偏置电路；R6，R7为稳定电阻。输入信号由前置放大器提供。

最简单的甲乙类功率放大器仿真有一定失真，当输出功率较大时，前置级甲类放大器必须提供很大的激励功率，会引起管耗剧增，从而降低整体效率。，在以上基础上，把电路作修改，得到图3-16电路。

3.42 OCL放大器的设计方法

OCL放大器主要分成功率输出级，推动级和输入三个部分。电路图如3-16

图3-17：OCL功率放大电路

（1）电源电压的计算

为了保证电路的安全可靠，通常使电路最大输出功率PO,max比额定输出功率

PO要大些，一般取PO,max=（1.5~2）PO。要求PO>10W，所以取PO,max=16W。最大输出电压应该根据PO,max来计算，即VO,max?2PO,maxRL。考虑三极管饱和压降等因素，放大器VO,max总是小于电源电压。令??VO,maxEC为电源电压的利用率，一般

112pO,maxRL,则EC=20V,故可选定电源电压为为0.6~0.8,因此，EC?VO,max????20v.

（2）输出功率管的选择

在OCL功率放大电路中，对晶体管的选择有一定的要求：首先，NPN,PNP的特性应对称；其次，还应考虑晶体管所承受的最大管压降，集电极最大电流和最大功耗。

A．最大管压降。由OCL电路的工作原理可知，两只晶体管中处于截止状态的三极管将承受较大的管压降。设输入电压为正半周，T1导通，T2截止，当输入电压从0增加到峰值时，T1和T2管的发射结电位uE从0增加到VCC?UCES1,因此，T2管的管压降uEC2?uE?(?VCC)?uE?VCC将从VCC增加到最大值： uCE2max?VCC?UCES1?VCC?2VCC?UCES1 3-30 用同样的方法可以得到T1管的最大管压降与T2管的相同。所以，考虑一定余量，三极管承受的最大管压降为：

uEC2max?2VCC 3-31

B. 集电极最大电流。由于电路最大输出功率的分析可知，晶体管的发射极电流等于负载电流，，负载上的最大压降为：VCC?UCES1，故集电极电流的最大值为：

ICmax?IEmax?VCC?UCES1 3-32 RL 考虑一定的余量，集电极最大电流值为：

ICmax?VCC 3-33 RLC. 集电极最大功耗。在功放电路中，电源提供的功率除了转换成输出功率外，其余部分主要消耗在晶体管上。当输出电压为0，即输出功率最小时，由于集电极电流很小，三极管的损耗也很小；当输入功率最大时，由于管压降很小，三极管的损耗也很小。因此，可以计算出，当晶体管上的功耗最大时，输出电压峰值约为0.6 VCC，此时最大功耗为：

PTmax2VCC?2 3-34 ?RL将上式（3-3）代入式（3-9），可得：

2PTmax?2PO,max 3-35

? 再加上电路的静态损耗，则集电极最大功耗PCM约为：

PCM?0.2PO,max?IOVCC 3-36

4.2调试与测试数据

（1）前置放大器测试数据

用扫频仪测试前置放大器，观察到幅频响应曲线很平直。

用示波器、信号发生器和毫伏表等仪器，采用静态法选取频率点测试，数据结果如表4-1所示。

表4-1 前置放大器的放大倍数实

输入信号频率（Hz） 输入电压有效值（mv）20 1.042 50 2.069 100 3.157 500 3.999 1000 5.002 5000 6.061 8000 7.005 10000 8.104 15000 9.128

20000

10.041

输出电压有效值（V）0.507 1.031 1.502 1.989 2.509 3.009 3.492 4.01 4.534

5.004

放大倍数 489.2 497.9 484.2 498.6 499.3 499.1 499.3 499.3 499.4

499.5

图4-1：仿真波形

由仿真图可知电路可行。

设计要求-1db的带宽大于20hz-20khz.图4-2是实验波特仿真图

图4-2：输出幅频特性

由实验测得通频带20hz-20khz范围内，最大衰减为-0.56db，符合设计要求。 输出电阻通过调节变阻器使其等于600欧，即符合设计要求

（2）带阻网络测试数据

先用multisim仿真带阻网络，再用扫频仪实测带阻网络，找出中心频率。仿真图如下图4-1所示

图4-3：带阻网络仿真图

再用示波器、信号发生器和毫伏表等仪器，采用静态法测试带阻网络，数据结果如表4-2。以10KHz输出信号为基准的最大衰减大于10dB。

表2带阻网络的特性实测 频率（hz） 20 100 500 1000 5000 5500 6500 7000 8000 9500 增益（db） 0 0 0 -0.108 -0.176 -0.571 -1.037 -1.289 -2.456 -3.094 频率（hz） 10000 10500 11000 11500 12000 12500 13000 18000 19000 20000 增益（db） -11.735 -3.075 -2.586 -1.742 -0.853 -0.309 -0.061 0 0 0 （3）数字幅频均衡电路使用扫频仪测量，在20HZ-20KHZ波动相对于10KHZ在1.5dB以内。

（4）功放电路测试数据 功放接8欧负载，以10Khz的输入信号测试，同时用示波器监测负载电压的波形，波形图如图4-4：

图4-4：OCL功率放大器波形图

在波形不失真的情况下测出峰-峰值电压为24.4V。计算出最大不失真功率Pv=12.6W，转换效率η=65%。

4.3测试结论

前置放大电路:电压放大倍数500倍，通频带为20hz-20khz：-0.56db，输出电阻600欧，带阻网络的中心为10kHz，最大衰减为-11.734db。数字幅频均衡电路输入电阻：600欧，功率放大电路输出功率12.6W>10W,功率放大电路的转换效率为65%。整体都符合设计要求。

第五章 结语

5.1 论文工作总结

本次毕业设计自三月初开始至今已经14 周的时间，在这段时间里围绕设计课题，我主要做了以下工作：对对数字幅频均衡放大器的前置电路设计，对小信号电压进行500倍的放大，在制作带阻滤波器，对信号进行滤波，信号在经过合作同学的设计部分——数字幅频后，再通过OCL功率放大电路进行功率放大，完成整个设计。

通过这次设计，是我对模拟电路，特别是滤波器有了一个新的认识，例如Q值的大小对滤波器衰减的影响；LC的谐振问题，带阻滤波器的设计过程，信号的滤波效果不好，功率放大器的功率转换要求达不到指标等，通过杨老师的悉心指导，最后都一一解决。通过这次设计，使我对模拟电路知识，multisim软件的应用都有很大的提高，同时也使我认识到自己的不足，同时也为自己敲响了警钟，告诉自己，以后在工作当中也要多多学习，充实自己.

5.2 心得体会

本次设计主要涉及模拟电路，高频电子线路，multisim等知识，做此次设计感慨颇多，以下是我的一点点心得体会.

1. 要有全局观。拿到设计不要盲目去做，先理清所做的题目有哪几大块，一个一个去做，然后去找相关的资料。这样能够事半功倍。

2. 要选取一个好的方案。一个好的方案能为你省去很多麻烦。我在做设计的过程中，因为选取了无源的带阻滤波器，因为没有合适的电感，需要自己制作，没有有源的方便。因此在选取方案的时候应慎重。

3. 做事要细心。在接实物电路的时候，由于器件比较多，很容易弄错，若有一个弄错可能会花上几天的时间才能找出原因。

4. 做事要坚持。在设计电路过程中，一般要做几次甚至更多才能做好，所以我们不能因为一次没有做好就不想做或者不做，要做到持之以恒。

5. 要多交流。我们要多请教老师，多和同学交流。往往一个问题，当你想好久以后也得不到解决，在和同学交流过程中，往往茅塞顿开。

致谢

在毕业设计和论文即将完成之时，也是我们即将离校之际，每个同学都有离别的惆怅，但更有的是我们对学校，对老师，对同学的感情与感谢。

首先，感谢高等学校教育部门制定了本科生毕业论文(设计)的重要实践教学环节。毕业论文(设计)是学生毕业前全面素质教育的重要实践训练，其目的是为了培养学生科学的思维方式和正确的设计思想，综合运用所学理论、知识和技能分析和解决实际问题的能力。通过本次毕业设计，我觉得自己无论在理论知识方面还是在综合实践能力方面都得到了很大的提高。

其次衷心感谢指导老师杨云老师。感谢他这个学期对我的学业的指导和关心。在进行毕业设计的这个学期，杨老师从专业知识到做人做事的方式都对我给予了极大的指导。从论文的选题到最后的审阅定稿，都倾注了杨老师大量的心血。杨老师严以律己、宽以待人、严谨治学的作风，都使我受益匪浅。另外也要感谢高老师，感谢所有教过我的老师这些年对我的帮助，是他们让我收获了知识，学到了很多做人的道理。

感谢李炳哲，魏小龙，李超，熊文静等同学，是他们让我在毕业设计时，给我了莫大的支持和帮助。

离校后，我将努力工作，在事业上去的一番成绩，我想这是我对学校，对老师对同学最好的回报。

谢谢！

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附录1：英文翻译—原文

High Efficiency Envelope Tracking LDMOS Power

Amplifier for W-CDMA

P. Draxler, S. Lanfranco, D. Kimball, C. Hsia, J. Jeong, J. van de Sluis,

and P. M. Asbeck

Abstract-A high performance W-CDMA base station power amplifier is presented, which uses an envelope tracking bias system along with an advanced 0.4um gate length LDMOS transistor, to achieve high

efficiency. High linearity is also achieved by employing digital predistortion. For a target WCDMA envelope with a peak-to-average power ratio of 7.6 dB, the measured overall power-added efficiency (PAE) is as high as 40.4 %. Within this system, the RF power amplifier has an average Drain Efficiency of approximately 64%, and the

envelope amplifier has about 60% efficiency. After the memoryless digital predistortion the normalized power RMS error is 3.3%, at an average output power of 27 W and gain of 14.9 dB. After memory mitigation the normalized power RMS error drops to below 1.0%. The efriciency ranks among the highest reported for a single stage LDMOS W-CDMA base station amplifier.

Index Terms - Base station power amplifier, digital predistortion, efficiency, envelope tracking, LDMOS, W-CDMA. I. INTRODUCTION

An important objective for base station power amplifiers is

to achieve high efficiency. By providing power more efficiently improvements can be obtained in thermal management, reliability, and cost. The high peak-to-average ratios of modem communications signals result in requirements for the power amplifier to be efficient over a wide instantaneous power range. In order to maintain the high data rates associated with these systems, the RF energy must be precisely delivered to the antenna, resulting in tight error vector magnitude (EVM) and ACLR requirements. Silicon LDMOS has been a popular transistor choice for base station high power amplifiers, since LDMOS technology can provide reliable and cost effective solutions [1,2].

In this work, a Philips 5th generation LDMOS RF device is used with envelope tracking technique on the drain bias. The envelope tracking architecture employs a dynamic supply voltage that tracks the input RF envelope for efficiency enhancement. This dynamic supply voltage is provided by a wideband envelope amplifier with high efficiency [3]. The overall system provides both high efficiency and linearity11. ENVELOPE TRACKING BASE STATION AMPLIFIER

The block diagram of the envelope tracking amplifier used in this work is shown in Figure 1. The W-CDMA signal is generated in the digital domain, and consists of an envelope signal, as well as I and Q RF signals. Care has been taken to ensure the proper spectral mask and a reasonable peak to average ratio (7.6 dB), which includes a decresting algorithm as well as a circularity algorithm for measurement consistency. After up-conversion, the resultant RF signal provides the input to the RF amplifier, whose supply voltage is modulated by the amplified envelope signal by the wide band and high efficiency envelope amplifier. To minimize distortion by the time delay difference between envelope and RF path,

synchronization is performed by comparing the input and down-converted output signal [4]. Pre-distortion is also carried out in the digital domain in order to minimize the AM-AM and AM-PM distortion caused by the RF amplifier and envelope amplifier. Decresting (an adjustment of the peak-toaverage ratio), is performed digitally on the envelope of the signal to optimize the efficiency, ACLR and EVM performance. To avoid gain collapse of RF amplifier at low drain voltages, the envelope of the signal is also detroughed (adjustment is made to the envelope signal in the vicinity of itszeros). This technique has been used with a number of devices and a number of modulated signals [4,5].

A. RF amplifier using LDMOS

The RF stage employed is an advanced LDMOS transistor by Philips, the BLC5G22-100, a 100W device based on the 5th generation (0.4um gate length) LDMOST, with internal in-and output matching, mounted in the SOT895 air-cavity package, optimized for 2.0-2.2 GHz operation. The transistor

technology included metallization layers of AlCu, in order to minimize electromigration and reduce current densities. The thermal resistance of the device was also reduced in comparison with earlier generations. The device performance features higher gain (by up to 5dB) in comparison with earlier generations of LDMOSA using 0.6um gate length, as well as higher efficiency. The internal matching topology is designed to ensure optimum bandwidth, efficiency and linearity performance. The input matching is a single low-pass structure (series inductor, parallel capacitor), while the output matching has a band pass structure (parallel inductor, in series with a DC blocking capacitor, in parallel with the output capacitor). Figure 2a shows the details of the die-and internal matching within the BLC5G22-100, with the equivalent circuit in Figure 2b. The BLC5G22-100 is packaged in the SOT895 air-cavity outline. This new versatile package has a CuMoCu flange, with the plastic ring frame attached to this flange, finally closed with a plastic lid. This approach allows Philips to change the lead configuration to almost every solution, with very short lead times.

The BLC5G22- 100 output configuration is based on 28V

supply voltage, which implies that the parallel output inductor (Linsh) is resonating at a certain frequency with the output capacitor, which is dependent on the drain voltage. As a consequence of the lower supply voltage, hence higher output capacitance, the shunt inductor hasn't been

configured optimal (the higher output capacitance at 12V supply, requires a lower shunt inductor). This aspect can be taken into consideration for optimizing the device for ET concepts. The base of the circuit design is the BLC5G22- 100, tuned for a drain voltage of 28V. The input matching doesn't change,due to the insensitivity of the input impedance to the supply voltage. The load impedance changes due to the reducedSUpply voltagye in combination with

the (ahmost) fixed kneevoltage. This has more impact at lower

supply voltages(proportional to (Vdd-Vknee)2 ), but the output power has also reduced (from about 100W @28V supply, to about 21W

@12V supply). The final load impedance will be about 3500 (real part of the load impedance) lower at 12V supply operation, compared to 28V supply operation. A dedicated impedance probe, together with circuit simulations, has been used to tune the output

circuit, to achieve maximum efficiency at about 21W output

power (tuned under CW conditions). B. Wide Band High Efficiency Envelope Amplifier

The envelope amplifier used in this work, which is shown in Figure 3, comprises a linear stage to provide a wide band voltage source and, in parallel, a switching stage to provide an efficient current supply. The output voltage of the envelope amplifier follows the input envelope signal with help of an operational amplifier. The current is supplied to the drain of RF amplifier from both the linear stage and the switching stage through the current feedback which senses the current flowing out of the linear stages and turns on/off the switch [3].

The linear stage provides the difference between the desired output current and the current provided by the switching stage, such that the overall error is minimized. This Vdd amplifier is being used for a wide range of applications, resulting in a slight reduction in efficiency.

Measurement of the high voltage envelope amplifier used in this work shows average drain efficiency around 64% with a W-CDMA signal, a peak drain voltage of 29.4 V, an RMS

(root-mean-square) value of 12.4 V. Therefore, it is suitable for the base station power amplifier using high breakdown voltage LDMOS devices. The efficiency of the Vdd amplifier could be improved by selecting components that are more precisely selected for this application. III. MEASUREMENT RESULTS OF ENVELOPE TRACKING AMPLIFIER UNDER W-CDMA SIGNALS

The envelope tracking bench was used to measure the

LDMOS amplifier with the specific waveform to quantify the nonlinearities of the amplifier. Once the input and output waveforms were measured, the expected performance of the

amplifier was calculated and used in the digital predistortion algorithm. A. Measurement ofa single carrier W-CDMA signal

The overall envelope tracking amplifier was measured with single carrier W-CDMA signals with 3.84 MHz bandwidth. The peak-to-average power ratio of the signals is 7.6 dB.

Figure 4 shows the measured AM-AM and AM-PM performance before and after pre-distortion

(memoryless and with memory mitigation), expressed in terms of the envelope and phase measured for the output signal, plotted versus the

corresponding instantaneous input signal envelope value recorded for a W-CDMA waveform. Table I is a summary of the ET system performance with these three signals. The low scattering of points within the middle plots of Figure 4, over the domain of input powers indicate a low memory effect. The original phase measurement shows an almost linear dependency on the input voltage, with a range of 60 degrees.

This AM-PM distortion needs to be corrected in order to get accurate time alignment of the envelope tracking system. This phase behavior is flat (±50) with the memoryless DPD. The performance with the memoryless DPD was quite good, but we went ahead and applied the memory mitigation algorithm [6] to compensate for the memory effects associated with this device and further improve the ACLR and EVM performance. The output spectrum improvements can be seen in Figure 5. The average power added efficiency (PAE) including

dissipation in the envelope amplifier is as high as 40.4 00 with average output power of 27 W. This is among the highest efficiencies reported for a W-CDMA base station power amplifiers using single LDMOS device final stage. B. Measurement of Instantaneous Efficiency

The typical ET bench measurements have independent variables for the RF input power and Vdd voltage where the output power is the measured dependent variable. In order to calculate the instantaneous efficiency, we need an additional quantity, specifically, the instantaneous current being supplied by the Vdd envelope amplifier. Using same RF power amplifier with the envelope tracking configuration, we connected a Hall Effect current probe to the interconnecting power supply line to acquire the instantaneous drain current.

Figure 6 shows that the driving point impedance from the Vdd envelope amplifier over the input power is generally in the range from 4-5 ohms, with a large variation at low input power levels (low voltages > 5 ohms). Figure 7 shows the instantaneous drain efficiency and the envelope pdf verses the output power. Note that the majority of sample points of the envelope fall within the 50-75°O0 drain efficiency range.

C. Impact of Envelope Tracking

It isn't easy to do an exact comparison of the same device operating with the envelope tracking system and with a constant Vdd voltage, but we have presented a comparison with similar condition in Table . There are two aspects that are most interesting in the comparison.

First of all, the power supply voltage efficiency in the constant Vdd configuration is never taken into account making comparisons unequal. Secondly, the power loading in the envelope tracking system is distributed over more components and a larger area, reducing the thermal loading of the system. The bottom line result for the LDMOS part is a dramatic drop in the power dissipation within the transistor (13.3 Watts rather than 61 Watts).

IV. SUMMARY AND CONCLUSIONS

In this paper, a W-CDMA base station power amplifier using a 5th generation LDMOS device from Philips and envelope tracking, demonstrating very high efficiency and precise output performance. Under the influence of a WCDMA source, an average efficiency of 40.4°0 with average output power of 27 W and gain of 14.9 dB was achieved with an output EVM of 3.3°0 with memoryless DPD and better than 1.0% EVM with memory mitigation. By combining the robust and reliable operation of the high performance LDMOS device with an envelope tracking amplifier configuration, an amplifier has been presented that shows higher efficiency and output accuracy on single W-CDMA signal than the expected target of the next generation device.

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附录2：英文翻译—译文

高效包络跟随

LDMOS的W-CDMA功率放大器 摘要—

高性能W - CDMA基站放大器，提出了使用一个包络跟随偏差系统以及0.4um栅长的LDMOS晶体管，以实现高效率。高线性度也是通过采用数字预失真实现。7.6 dB平均峰值功率比的W-CDMA封装，测得总功率附加效率（PAE）高达40.4％。在这个系统中，RF（射频）功率放大器有一个漏极效率平均约为64％，而封装放大器有大约为60％的效率。而后存储数字预失真的归一化功率的有效误差为3.3%,平均输出功率为27瓦，增益为14.9分贝。内存缓解后归一化功率有效值错误下降到1.0％以下。效率等级位于最高级与单级之间的LDMOS的W-CDMA基站放大器。

关键词——基站功率放大器、数字预失真、效率、包络跟随、LDMOS、W-CDMA。 1.导言

一个基站功率放大器重要的目标是实现高效率。通过供提能量更有效的提高功率，改善性能,可靠性和成本。而现代通信信号的高峰平均比要求功率放大器效率超过一定宽度的瞬间功率范围。为了保持高数据传输速率与这些相关的系统、射频信号准确送到天线,导致向量幅度(EVM)和ACLR要求的误差。硅性LDMOS作为颇受欢迎的晶体管选择基站高功率放大器,是因为LDMOS技术能提供可靠和高性价比的解决方案[1,2]。

在这工作中，飞利浦5代LDMOS RF（射频）设备的消耗偏置就是使用包络跟随技术 。该包络跟随结构采用了动态动态电源电压来提高射频电压跟随的输入效率。这种动态电源电压是由高效的宽带封装放大器提供的。 2. 包络追踪基站放大器

该放大器采用的是包络跟随原理，原理电路图如图1所示。W-CDMA信号在数字领域产生,由一个包络信号,以及I和Q射频信号组成。采取适当的措施以确保光谱和合理的高峰平均比率(7.6 dB),其中包括一个算法，使计算值与测量值的一致性。经转换后,由此产生的射频信号输入提供到射频放大器。其电源电压调整是由调制扩增和高宽带包络放大器组成。为了尽可能的减少失真，包络和RF（射频）之间的时间路径延迟的差异,同步对比输入,与比较下转换输出信号[4]。预失真也是在数字域以便减少AM-AM 和AM-PM的失真,造成的射频放大和包络放大。Decresting(调整 峰值平均比率),对数字包络上的信号进行优化,ACLR和EVM性能。为了避免RF(射频)放大器的增益低漏极电压信号其包络也是detroughed(调整在其附近的包络信号)。该技术已被应用在数字设备和数字信号的调制[4,5]。

A采用LDMOS的射频放大器

该阶段采用的射频LDMOS晶体管是一种先进得，由飞利浦在一个100瓦的BLC5G22-100 设备基础上,根据第五代（0.4um长度)LDMOS门内部设有输入，输出匹配,安装在SOT895 air包装轮廓,优化2.0-2.2千兆赫的操作。晶体管技术包括金属层AICu,尽可能地减少电流密度和电迁移效应。该器件热阻的设备与前几代相比也减少了。与前几代0.6um栅长的LDMOSA相比，具有更高的效率，装置性能也具有更高增益(高达5dB)。

内部匹配设计的拓扑结构目的是确保优带宽、效率和线性性能。输入的匹配是一个单一的低通结构(一系列电感、并联电容器),而输出匹配的带通结构(并联电感,DC系列直流并联电容器,阻断和输出电容)。

图2显示详细内部的匹配的具体部分。BLC5G22-100的等效电路,如图2b所示。BLC5G22-100在SOT895 封装空气腔的包装轮廓。这种新型多功能包装有CuMoCu法兰,用塑料环帧附属于这个法兰,形成一种塑料盖子。在很短的前置时间内，改变飞利浦所有前置的路径。

BLC5G22 - 100输出配置是基于28V供电电压,即并行输出电感与电容在一定频率谐振,这取决于漏极电压。作为一个供电较低的电压,从而提高输出电容的值,分流感应器不是配置优选的(在12v是，要求更高的输出电容，更低的并联电感)。这方面可以考虑为优选的设备。

此电路设计的基础是BLC5G22 – 100谐调28V的漏极电压。输入匹配不变,由不敏感的输入阻抗的供应电压。由于负载阻抗的变化对于降低供应电压与固定节点电压的影响。使供应比例降低(电源与节点电压)(2),输出功率减小(约100w @28v ，21W@12V供应)。最后的负载阻抗将约为3500 (实部的负载阻抗)低在12V电源下工作， 而28V的电源供电。 一根专门的阻抗探针，并电路仿真，被用于调整输出电路，以达到最大输出效率约21W(调整在CW情况下)。 B．宽带高效包络放大器

包络放大器的工作原理如图3,包括一个线性阶段，提供宽带电压源,并用开关控制高效的电流供电。这个输出电压的包络放大器遵循同一个包络信号的输入运算放大。当前的供给流失RF放大器的线性阶段,双方的开关通过电流反馈的阶段,电流流出的线性阶段和打开/关闭开关[3]。线性阶段区分输出电流,电流由交换站(台)之间的不同,这样,使整个误差减至最小。正电源放大器被广泛应用但效率略有减少.

高电压测量中使用的包络放大器，这项工作表明了约64％的平均流失效率W - CDMA信号，占29.4v，峰值漏极电压的有效值（根均方）为12.4v。因此，它

适合对基站功率放大器采用高击穿电压LDMOS设备。在正电压放大器的效率可以改善选择组件，从而更正是选择了这个器件。

3. 包络测量结果进行跟踪下的W - CDMA信号放大器

包络跟随板是用来测量非线性LDMOS放大器的波形。当测量输入和输出波形时,就要对放大器的性能进行分析并且应用数字预失真算法 A.测量ofa单载波的W - CDMA信号

单载波W-CDMA信号测量整个包络跟随放大器的带宽为3.84 MHz。该信号峰均功率比为7.6分贝。图4所示，测量AM-AM和AM - PM预失真前后的性能（储存和储存衰减），测量输出信号，绘制记录相应的瞬时信号包络的W - CDMA的波形图。 表1是对这三个信号的系统性能的综合。图四中间位置低散射点的区域内的输入功率，表示的是一个低位存储器作用。 原来测量输入电压的相位，在60度的范围内几乎呈线性。而AM-PM的失真需要加以修正以便和包络跟随系统的时间对齐。这阶段的性能是 均匀的(±50)与DPD储存。DPD储存的性能非常好，但是我们继续并且运用了记忆缓和算法以补尝存储效应器件和进一步改进ACLR和EVM的性能。从图5中可以看到改进的输出频谱。平均功率附加效率（PAE），包括在包络放大器消耗高达40.4W平均输出功率27W，这是在W - CDMA基站功率

放大器应用单一LDMOS设备最终阶段的最高效率之间。

典型ET板子测量仪器具有独立的射频输入功率和衡量输出功率的的正电压。为了计算瞬时效率，我们需要一个额外的变量，具体而言，目前由正电压包络提供的瞬时电流放大器。使用相同的射频功率放大器与跟踪配置，我们封装用一个霍尔效应电流探头连接电源线获得瞬时漏电流。图6所示，输入正电压功耗放大器的驱动点阻抗一般是在4-5欧姆范围内的低输入的大变化功率级（大于5欧姆的低电压）。图7显示了瞬时消耗效率和封装PDF格式的输出功率。要注意的是，大部分的样本点包络属于50-75 ° 漏极效率范围。 C.包络跟踪的影响

我们并不好比较相同的包络跟随系统的设备操作和恒定的正电压，但我们画出下图表2，对此作出的一个比较。一下对比中有两个方面最有趣。首先，在这个连续的图表中供应电压配置的效率从来不在不平等比较中考虑。其次，包络跟随系统的能量负荷分布在多个组件和较大的面积内，降低了系统热负荷。LDMOS的一部分底线的结果是，能量在晶体管内急剧下降耗散（13.3瓦，而不是61瓦） 四.概要和结论

在这篇文章中, W-CDMA基站功率放大器使用了飞利浦和第五代LDMOS包络跟随设备装置,并且显示了精准的传输特性。WCDMA源的影响下,平均效率

0.404 ,27w的输出功率增益14.9%,且功率达到了EVM储存DPD输出的的3.3%并比集成EVM储存好1%。与下一代传统设备的目标相比，包络跟随功率放大器的结构和性能强大可靠的LDMOS相结合,放大器必显示更高的性能，单一W-CDMA上的输出更加精准. 参考文献： [1H. Brech, W. Brakensiek, D. Burdeaux, W. Burger, C. Dragon, G. Formicone, B. Pryor, D. Rice，“存储效率与2.1 GHz的高功率射频晶体管的增益和3G基站，“2003电机及电子学工程师联合会”359-362，2003年。

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