电子技术综合设计实验

电子技术综合实验

Multisim实验

实验一 NI multisim 10仿真软件的基本操作

一、实验目的和要求

掌握NI multisim 10系统，NI multisim 10的主窗口、菜单栏、工具栏、元器件库、仪器仪表库的基本界面；NI Multisim 10的文件（File）、编辑（Edit）、创建子电路等基本操作；元器件的操作、电路图选项的设置、导线的操作、输入/输出端等电路创建的基础；数字多用表、示波器、函数信号发生器、电压表、电流表等仪器仪表的基本操作；NI Multisim 10的电路分析菜单和分析方法。

二、实践内容或原理

重点掌握NI Multisim 10仿真软件的基本操作方法，重点是NI Multisim 10的菜单、工具栏、元器件库、仪器仪表库、电路创建的操作方法。主要包含有：

1. NI multisim 10的基本界面、主窗口、菜单栏、工具栏 2. NI multisim 10的元器件库 3. NI multisim 10的仪器仪表库 4. NI multisim 10的基本操作 a. 文件（File）基本操作 b. 编辑（Edit）的基本操作

c. 创建子电路（Place →New Subcircuit） d. 在电路工作区内输入文字（Place→Text） e. 输入注释（Place→Comment） f. 编辑图纸标题栏（Place→Title Block） 5. 电路创建的基础 a. 元器件的操作 b. 电路图选项的设置 c. 导线的操作 e. 输入/输出端 6.仪器仪表的使用

a. 仪器仪表的基本操作 b. 数字多用表（Multimeter）

c. 函数信号发生器（Function Generator） d. 瓦特表（Wattmeter） e. 示波器（Oscilloscope） f. 波特图仪（Bode Plotter） g. 字信号发生器（Word Generator） h. 逻辑分析仪（Logic Analyzer） i. 逻辑转换仪（Logic Converter） j. 失真分析仪（Distortion Analyzer） k. 频谱分析仪（Spectrum Analyzer） l. 网络分析仪（Network Analyzer） m. 电流/电压（I/V）分析仪 n. 测量探针和电流探针 o. 电压表 p. 电流表

7. NI multisim 10的分析菜单 三、需用的仪器、试剂或材料等 1.计算机

2.NI Multisim电子电路计算机仿真软件

3.教材《基于NI Multisim的电子电路计算机仿真设计与分析》黄智伟主编，电子工业出版社，2011

四、实践步骤或环节

1. NI multisim 10的基本界面、主窗口、菜单栏、工具栏的介绍和操作 2. NI multisim 10的元器件库的介绍和操作 3. NI multisim 10的仪器仪表库介绍和操作

4. NI multisim 10的文件、编辑、子电路创建等基本操作

5. 元器件的操作、电路图选项的设置、导线的操作等电路创建的基础操作 6. 数字多用表、函数信号发生器、示波器等仪器仪表的使用 7. NI multisim 10的分析菜单的介绍和操作

五、思考

1．Multisim软件具有哪些优势？ 2．什么时候需要放置节点？ 3．手动连线和自动连线有什么区别？

4．要得到电路的幅频特性和相频特性，有几种方法可以实现？ 5．如何分析电路的静态工作点？

实验二 晶体管放大器电路实验

一、实验目的和要求

1.掌握单管放大器电路基本原理、静态工作点的分析、动态分析。

2．掌握负反馈放大器电路工作原理，负反馈对失真的改善作用，负反馈对频带的展宽。二、实践内容或原理 1．单管放大器电路基本原理

图2.1.1为电阻分压式工作点稳定的单管放大器电路图，偏置电路采用RB11和RB12组成的分压电路，并在发射极中接有电阻RE，以稳定放大器的静态工作点。当在放大器的输入端加入输入信号ui后，在放大器的输出端便可得到一个与ui相位相反，幅值被放大了的输出信号uo，从而实现了电压放大。

在图2.1.1电路中，当流过偏置电阻RB11和RB12的电流远大于晶体管的基极电流IB时（一般5～10倍），静态工作点可用下式估算

电压放大倍数

RB12VCCRB11?RB12UB?UBE IE??ICRE

UCE?VCC?IC(RC?RE)U B?

输入电阻

式中，rbe为三极管基极与发射极之间的电阻。

输出电阻

RO≈RC

图2.1.1 电阻分压式工作点稳定放大电路

2. 负反馈放大器电路工作原理

图2.2.1为带有负反馈的两级阻容耦合放大电路，在电路中通过RF(RF)把输出电压uo

引回到输入端，加在晶体管VT1(VT1)的发射极上，在发射极电阻RF1(RF1)上形成反馈电压uf 。根据反馈的判断法可知，它属于电压串联负反馈。 ① 闭环电压放大倍数

Auf=

其中，

Au?UO UiAu

1?AuFu式中，Au为基本放大器（无反馈）的电压放大倍数，即开环电压放大倍数；

1＋AuFu为反馈深度，它的大小决定了负反馈对放大器性能改善的程度。

② 反馈系数

Fu?RF1RF?RF1

uo

ui

图2.2.1 带有电压串联负反馈的两级阻容耦合放大器

③ 输入电阻

Rif＝(1＋AuFu)Ri

式中，Ri为基本放大器的输入电阻。 ④ 输出电阻

ROf?RO

1?AuOFu式中，RO为基本放大器的输出电阻。AuO为基本放大器RL＝∞时的电压放大倍数。

三、需用的仪器、试剂或材料等 1.计算机

2.NI Multisim电子电路计算机仿真软件

3.教材《基于NI Multisim的电子电路计算机仿真设计与分析》黄智伟主编，电子工业出版社，2011

四、实践步骤或环节

1. 按照图2.1和图2.2，构造电阻分压式工作点稳定放大电路和带有电压串联负反馈的两级阻容耦合放大器电路；

2． 输出不失真的情况下进行单管放大器静态工作点的分析 3． 进行单管放大器的动态分析 4． 分析负反馈对失真的改善作用 5． 分析负反馈对频带的展宽 五、思考

1．如何估算单管放大器的静态工作点和放大倍数？

2．若单管放大器的输出有失真，应从哪几个方面考虑？单管放大器的静态工作点如何调整？

3．测试负反馈放大电路的通频带时，纵坐标采用线性还是分贝值显示哪一种更方便？

实验三 门电路

一、实验目的和要求

1. 掌握门电路组成的应用电路的仿真设计与分析方法，重点掌握编码器电路和译码器电路的电路结构与计算机仿真设计方法。 2．掌握电路中竞争冒险现象的分析与消除。 二、实践内容或原理 1．编码器电路

用两片74LSl48接成16线—4线优先编码器电路如图3.1.1所示，将Y0～Y1516个低电平输入信号编为0000～1111 16个4位二进制代码。其中Y15的优先权最高，Y0的优先权最低。

由于每片74LSl48只有8个编码输入，所以需将16个输入信号分别接到两片上。现将

Y15～Y88个优先权高的输入信号接到第1片(U)的输入端0～7，而将Y7～Y08个优先权低

的输入信号接到第2片(U1)的输入端0～7。

按照优先顺序的要求，只有Y15～Y8均无输入信号时，才允许对Y7～Y0的输入信号编码。因此，只要把第1片的“无编码信号输入”信号E0作为第2片的选通输入信号S1。

此外，当第1片有编码信号输入时它的GS=0，无编码信号输入时GS=1，正好可以用它作为输出编码的第四位，以区分8个高优先权输入信号和8个低优先权输入信号的编码。

由图3.1可见，当Y15～Y8中任一输入端为低电平时，例如Y11＝0，则片(U)GS=0，Z3=1,

A2A1A0=011。同时片(U)的E0=1，将片(U1)封锁，使它的输出A0A1A2=111。Y15～Y8于

是在最后的输出端得到Z3Z2Z1Z0=1011。如果Y15～Y8中同时有几个输入端为低电平，则只对其中优先权最高的一个信号编码。其他编码结果读者可通过仿真观察。

在进行仿真时要注意调节二极管的参数，本例调节二极管的端电压为3V时，发光二极管亮。

图3.1.1用两片74LSl48接成16线—4线优先编码器

2．译码器驱动指示电路

74145是BCD码到十进制数译码器，其逻辑功能见表3.2.1。74145为集电极开路输出

型的电路．其吸收大电流的能力较强且输出管具有高的击穿电压。74145的逻辑符号如图3.2.1所示，用74145选择驱动指示灯和继电器的电路如图3.2.2所示。

表3.2.1 74145逻辑功能表

图3.2.1 74145的逻辑图

74145：4输入 P3－－P0 10输出 Q9－－Q0

输入高电平有效 输出低电平有效 完全译码：

输入二进制数为0—9时，对应一个输出为低； 输入为10—15时，输出全部为高； 字信号发生器对话框如图3.2.3所示。

本例设置起始地址是0000，终止地址是0009。字信号的输出方式分为Step（单步） 用鼠标单击一次Step按钮，字信号输出一条。这种方式可用于对电路进行单步调试，便于观察电路变化状态。

图3.2.2 译码器驱动指示灯电路

图3.2.3 字信号发生器对话框

3．竞争冒险现象的仿真 ① 竞争冒险现象的仿真电路例1

竞争冒险现象的仿真电路例1如图3.3.1（a）所示，该电路的逻辑功能为

，

从逻辑表达式来看，无论输入信号如何变化，输出应保存不变，恒为1（高电平）。但实际

情况并非如此，从仿真的结果可以看到，由于74LS05D非门电路的延时，在输入信号的下降沿，电路输出端有一个负的窄脉冲输出，这种现象称为0（低电平）型冒险。

（a） 竞争冒险现象的仿真电路例1

（b） 0（低电平）型冒险输出

图3.3.1 竞争冒险现象的仿真电路与输出波形

② 竞争冒险现象的仿真电路例2

竞争冒险现象的仿真电路例2如图3.3.2（a）所示，该电路的逻辑功能为

，

从逻辑表达式来看，无论输入信号如何变化，输出应保存不变，恒为0（低电平）。但实际情况并非如此，从仿真的结果可以看到，由于74LS05D非门电路的延时，在输入信号的上升沿，电路输出端有一个正的窄脉冲输出，这种现象称为1（高电平）型冒险。

（a） 竞争冒险现象的仿真电路例2

（b） 1（高电平）型冒险输出

图3.3.2 竞争冒险现象的仿真电路与输出波形

③竞争冒险现象的仿真电路例3

竞争冒险现象的仿真电路实例3如图3.3.3所示，该电路的逻辑功能为AB?AC，已知B=C=1，所以F?A?A?1。从逻辑表达式来看，无论输入信号如何变化，输出应保持不变，恒为1（高电平）。但实际情况并非如此，从仿真的结果可以看到，由于74LS09D与门电路的延时，在输入信号的下降沿，电路输出端有一个负的窄脉冲输出，这种现象称为0（低电平）型冒险。

（a） 竞争冒险现象的仿真电路实例3

（b）0（低电平）型冒险输出

图3.3.3 竞争冒险现象的仿真电路与输出波形

④竞争冒险现象的消除

竞争冒险现象的判断：在某种特定情况下，有可能出现F?A?A和F?AA式；或是看诺图有相切但不相交的圈。

消除竞争冒险有以下几种常用方法：加取样脉冲；增加冗余项；在输出端接滤波电容；加封锁脉冲等。加取样脉冲和封锁脉冲要求有精确的时序，输出端接滤波电容会使输出波形变坏，为了使波形变好有时候还要加整形电路；加冗余项会增加门电路。

为了消除图3.3.3（a）所示电路的竞争冒险现象，修改逻辑设计，增加冗余项BC，该电路的逻辑功能为AB?AC?BC，修改后的电路和仿真结果如图3.4.2所示，输出保持不变，恒为1（高电平），电路的竞争冒险现象被消除。

实例3冗余项的添加方法：先画出卡诺图，然后添加相切但不相交的项。图3.8为实例3的卡诺图。虚线框为相切但不相交的项即冗余项BC。 A 0 1 BC 00 01 1 11 1 1 10 1 图3.4.1 竞争冒险现象仿真实例3的卡诺图

（a） 增加冗余项BC

（b）输出保持不变（高电平）

图3.4.2 消除竞争冒险现象的电路与输出波形

三、需用的仪器、试剂或材料等 1.计算机

2.NI Multisim电子电路计算机仿真软件

3.教材《基于NI Multisim的电子电路计算机仿真设计与分析》黄智伟主编，电子工业出版社，2011

四、实践步骤或环节

1. 按照图3.1.1和图3.2.2所示电路，构造用两片74LSl48接成16线—4线优先编码器和译码器驱动指示灯电路。

2．改变图3.1.1中Y0～Y15 16个4位二进制代码的编码，观察LED1~LED4的显示状态。

3．改变图3.2.2中字信号发生器的内容，观察电路变化状态。

4．按照图3.3.1、图3.3.2构造竞争冒险现象的仿真电路，观察竞争冒险现象仿真电路的输出波形（可不记录波形）；按照图3.3.3构造竞争冒险现象的仿真电路，观察竞争冒险现象仿真电路的输出波形（记录波形）。

5．按照图3.4.2构造消除竞争冒险现象的电路，观察消除竞争冒险现象电路的输出波形。 五、思考

1．如何判断电路中存在竞争冒险？

2．如何消除电路中存在的竞争冒险？各种方法有何特点？ 3．如何用添加冗余项法消除竞争冒险？

实验四 时序逻辑电路实验

一、实验目的和要求

1．掌握双J-K触发器组成的时钟变换电路的电路结构与计算机仿真设计方法。 2．掌握四锁存D型触发器组成的智力竞赛抢答器电路的电路结构与计算机仿真设计方法。

二、实践内容或原理

1．双J-K触发器组成的时钟变换电路

该电路主要用于单一双时钟脉冲的转换，可作为双时钟可逆计数器的脉冲源。图4.1.1所示电路是由双J-K触发器CC4027和四2输入端与非门CC4011构成的时钟变换电路。将 CC4027的J1端（引脚6）接至Q1端（引脚2），K1端（引脚5）接至Q1端（引脚1），CP1 端（引脚3）接与非门U2A和门U2C的输入端。假设Q1端初始状态为低电平“0”状态，当

图4.1.1 时钟变换电路

CP1脉冲上升沿到达后，Q1端变为高电平“1”状态，Q1端为低电平“0”状态。CP1脉冲和Q1端输出经门U2A与非后送入反相器门U2B，输出一个与CP脉冲同步的脉冲。

当第二个CP上升沿到达后，Q1变为低电平“0”状态，Q1变为高电平“1”状态。CP和Q1端输出经门U2C与非后送入反相器门U2D，输出一个与CP脉冲同步的脉冲。

应当指出：经转换的双时钟脉冲，其频率为CP的二分之一，QA与QB相差180°波形如图4.2所示。

为了避免输出端出现竞争冒险，将时钟经两级与非门延迟后再加到与非门U2A和U2C的输入端。

图4.1.2 QA、QB输出波形图

2．四锁存D型触发器组成的智力竞赛抢答器

智力竞赛抢答电路如图4.2.1所示，该电路能鉴别出4个数据中的第1个到来者，而对随之而后到来的其它数据信号不再传输和作出响应。至于哪一位数据最先到来，则可从LED指示看出。该电路主要用于智力竞赛抢答器中。

图4.2.1所示电路是由四锁存D型触发器4042BD，双4输入端与非门4012BD、四2

输入端或非门4001BD和六同相缓冲/变换器4010BC1构成的智力竞赛抢答器。电路工作时，BD4042的极性端EO（POL）处于高电平“1”，E1（CP）端电平由Q0～Q3和复位开关产生的信号决定。复位开关K5断开时，400lBD的引脚2经上拉电阻接VCC，由于K1～K4均为关断状态，DO～D3均为低电平“0”状态，所以Q0～Q3高电平“1”状态，CP端为低电平“0”状态，锁存了前一次工作阶段的数据。新的工作阶段开始，复位开关K5闭合，4001BD的引脚2接地，4012BD的输出端引脚1也为低电平“0”状态，所以E1端为高电平“1”状态。以后，E1的状态完全由4042 BD的Q输出端电平决定。一旦数据开关（K1～K4）有一个闭合，则Q0～Q3中必有一端最先处于高电平“1”状态，相应的LED被点亮，指示出第一信号的位数。同时4012BD的引脚1为高电平”1”状态，迫使E1为低电平“0”状态，在CP脉冲下降沿的作用下，第一信号被锁存。电路对以后的信号便不再响应。

该电路还可用于数字系统中，可检测群脉冲的时序。图中的K1～K3开关如果是机械触点，则需对输入信号进行整形，以是高系统抗干扰能力。4010BC1为电平接口电路，将CMOS集成电路高电平电压转换成适合LED工作的电压。

图4.2.1 智力竞赛抢答电路

三、需用的仪器、试剂或材料等 1.计算机

2.NI Multisim电子电路计算机仿真软件

3.教材《基于NI Multisim的电子电路计算机仿真设计与分析》黄智伟主编，电子工业出版社，2011

四、实践步骤或环节

1. 按照图4.1.1和图4.2.1所示电路，构造时钟变换电路和智力竞赛抢答电路。 2．观察图4.1.1中，CP上升沿到达后，Q1和Q1的状态变化，以及QA与QB输出频率的变化。

3．改变图4.2.1电路中的K1～K3开关状态，观察LED1~LED4的显示状态。 五、思考

1．时钟电路经两级与非门后再接入与非门U2A和U2B的作用是什么？ 2．如果图4.2.1的几个开关同时闭合，信号将如何被响应？

EDA实验

实验一 组合逻辑电路的设计（二选一多路选择器）

一、实验目的和要求

1. 熟悉在QuartusⅡ软件平台上建立工作库文件和编辑设计文件的方法。 2. 熟悉创建工程文件方法。

3. 熟悉编译前设置和启动全程编译的设置方法。 4. 熟悉波形编辑器的使用方法

5. 熟悉在QuartusⅡ软件平台上对设计进行仿真的操作全过程 6. 学会用VHDL语言设计一个二选一多路选择器。 三、实践内容或原理 1.实践原理：

数据选择器又叫“多路开关”。数据选择器在地址码（或叫选择控制）电位的控制下，从几个数据输入中选择一个并将其送到一个公共的输出端，其功能类似一个多掷开关。二选一多路选择器的接口描述如图1.1.1所示。图中有两路数据a、b输入，通过选择控制信号 s（地址码）从两路数据中选中某一路数据送至输出端y。

图1.1.1 二选一多路选择器的接口描述

二选一多路选择器的真值表如表1.1.1所示。

表1.1.1 二选一多路选择器逻辑功能表

a 0 0 b 0 1 s 0 0 y 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 0 1 1 1 1 1 1 0 1 0 1

从表1.1.1中可知通道控制信号s＝0时，选择输入信号a通道的数据送到输出端y。通道控制信号s＝1时，选择输入信号b通道的数据送到输出端y。

2.实践内容：

(1) 建立一个二输入与门的文件夹。

(2) 在定义好的VHDL模型中编写自己的VHDL语句完成二输入与门的描述，并保存。 (3) 创建工程，使用New Project Wizard可以为工程指定工作目录、分配工程名称以及指定最高层设计实体的名称。

(4) 设计完成后进行全程编译，检查源程序编写是否正确。 (5) 建立波形编辑器文件编辑输入波形。 (6) 启动仿真器进行仿真，并分析仿真结果 三、需用的仪器、试剂或材料等 1．GW48系列SOPC/EDA实验开发系统 2．配套计算机及Quartus II 软件 四、实践步骤或环节

1．完成2选1多路选择器的VHDL描述，并对其进行波形仿真，确定结果正确。 2．选择实验电路模式5对该设计进行硬件验证。

在实验电路结构中，用键1（PIO0，引脚号为1）控制通道选择信号s；a和b分别接clock0（引脚号为28）和clock5（引脚号为152）；输出信号y接扬声器speaker（引脚号为174）。通过短路帽选择clock0接256Hz信号，clock5接1024Hz信号。

3. 查阅系统引脚对照表，完成引脚锁定。 4. 重新编译成功后，完成器件的下载配置。

5. 在实验装置上验证结果，检查是否能完成所设计的电路功能。即通过选择键1，可使扬声器输出不同音调。注意输出频率应该音频范围内。

五、实践教学报告要求

1. 写出该实验工程及工程设计文件的建立过程。 2. 用VHDL语言写出二选一数据选择器的源程序。

3. 对二选一数据选择器的逻辑功能进行仿真并分析仿真结果。

实验二 设计含异步清零和同步使能的加法计数器

一、实验目的和要求

学习计数器的设计、仿真和硬件测试，进一步熟悉VHDL设计技术。 二、实践内容或原理

在Quartus II 上对源程序进行编辑、编译、综合、适配、仿真。说明源程序各语句的作用，详细描述其功能特点，给出其所有信号的时序仿真波形。RST为异步清零信号，高电平有效；CLK是锁存信号；EN为计数使能信号。当时钟信号CLK、复位信号RST或时钟使能信号EN中任一信号发生变化，都将启动进程语句PROCESS。此时如果RST为‘1’，将对计数器清零，即复位，这项操作是独立于CLK的，因而称异步。

三、需用的仪器、试剂或材料等 1．GW48系列SOPC/EDA实验开发系统 2．配套计算机及Quartus II 软件 四、 实践步骤或环节

1. 完成含异步清零和同步使能的加法计数器的VHDL描述，并对其进行波形仿真，确定结果正确。

2. 建议选择实验电路模式5对该设计进行硬件验证。 五、实践教学报告要求

将实验原理、设计过程、编译仿真波形和分析结果、硬件测试实验结果写进实验报告。

实验三 8位数码扫描显示电路的设计

一、本次实验的目的和要求

学习扫描显示电路的设计。 二、实践内容或原理

a?p为数码管的段控信号，对应FPGA的PIO49、48、47、46、45、44、43、42；K1?K8为数码管的位控信号（选通信号），对应FPGA的PIO41、40、39、38、37、36、35、34。被选通的数码管显示数据，如图2、图3所示。例如，在某一时刻，K3为高电平，其余选通信号为低电平，这时仅K3对应的数码管显示来自信号端的数据，而其他7个数码管呈关闭状态。根据这种电路状况，如果希望在8个数码管显示数据，就必须使得8个选通信号K1-K8分别被单独选通，与此同时，在段信号输入口加上希望在该对应数码管上显示的数据，于是随着选通信号的扫变，就能实现扫描显示的目的。

图2 GW48-PK2系统板扫描显示模式时8个数码管I/O连接图

图3 8为数码扫描显示电路

CLK是扫描时钟，SG为7段控制信号，由高位至低位分别接g、f、e、d、c、b、a 7个段；BT是位选控制信号，接图2中的8个选通信号K1-K8。程序中CNT8是一个3为计数器，作扫描计数信号，由进程P2生成；进程P3是7段译码查表输出程序，进程P1是对8个数码管选通扫描程序，如当CNT8等于“001”时，K2对应的数码管被选通，同时，A被赋值3，再由进程P3译码输出“1001111”，显示在数码管上即为“3”，当CNT8扫变时，将能在8个数码管上显示数据：13579BDF。 三、需用的仪器、试剂或材料等 1．GW48系列SOPC/EDA实验开发系统 2．配套计算机及Quartus II 软件 四、实践步骤或环节

1. 完成8位数码扫描显示电路的VHDL描述，并对其进行编辑、编译、综合、适配、仿真，给出仿真波形。

2. 实验电路模式不限，将电路模式选择显示数码管右边的短路帽接在下方，即可变成数码扫描显示电路。

引脚锁定后进行编译、下载和硬件测试实验，将实验过程和实验结果写进实验报告。 五、实践教学报告要求

将实验原理、设计过程、编译仿真波形和分析结果、硬件测试实验结果写进实验报告。

实验四 正弦信号发生器的设计

一、 本次实验的目的和要求

熟悉QuartusII及其LPM_ROM与FPGA硬件资源的使用方法。

二、实践内容或原理

正弦信号发生器的结构由3部分组成，数据计数器或地址发生器、数据ROM和D/A。性能良好的正弦信号发生器的设计，要求此3部分具有高速性能，且数据ROM在高速条件下，占用最少的逻辑资源，设计流程最便捷，波形数据获最方便。图4所示是此信号发生器结构图，顶层文件SINGT.VHD在FPGA中实现，包含2个部分：ROM的地址信号发生器由5位计数器担任，和正弦数据ROM，其原理图如图5所示。拒此，ROM由LPM_ROM模块构成能达到最优设计，LPM_ROM底层是FPGA中的EAB或ESB等。地址发生器的时钟CLK的输入频率f0与每周期的波形数据点数（在此选择64点）以及D/A输出的频率f的关系是：

f?f0 64

图4 正弦信号发生器结构图

图5 正弦信号发生器原理图

在Quartus II上完成正弦信号发生器设计，包括仿真和资源利用情况了解（假设利用Cyclone器件）。最后在实验系统上实测，包括SignalTap II测试、FPGA中ROM的在系统数据读写测试和利用示波器测试。最后完成EPCS1配置器件的编程。

三、需用的仪器、试剂或材料等 1．GW48系列SOPC/EDA实验开发系统 2．配套计算机及Quartus II 软件 四、实践步骤或环节

1. 建立工程文件夹。

2. 生成6位二进制计数器原理图。 3. 定制LPM_ROM元件。 4. 仿真。

5. 选择实验电路模式5，进行引脚下载配置。 6. 嵌入式逻辑分析仪的设置。 五、实践教学报告要求

1. 详细分析各模块的逻辑功能，及其他们工作原理，详细记录并分析实验内容和实验内容的过程和结果，完成实验报告。

2. 本次实验体会。

本文来源：https://www.bwwdw.com/article/qqa7.html