计算机组成原理重点难点解析 - 图文

计算机组成原理部分

第一部分：总论 一．计算机组成与结构总结 1. 计算机系统的层次结构 2. 计算机基本组成 3. 计算机基本结构

１．１ 计算机系统

??硬件（Hardware）

??计算机的实体部分，可以实现计算机最基本的操作行为。

??软件（Software）

??使计算机实现各种功能的程序集合。包括系统软件、应用软件两大类。

１．２ 计算机系统层次结构 ??计算机的层次结构的演变 高级语言 虚拟机器M3 （高级语言程序） 汇编语言 虚拟机器M2 （汇编语言程序） 机器语言 实际机器M1 （机器语言程序） １．２ 计算机系统层次结构 ??三级层次结构的计算机系统 第三级 第二级 第一级 虚拟机器M3 （高级语言程序） 虚拟机器M2 （汇编语言程序） 实际机器M1 （机器语言程序） 将高级语言程序先翻译成汇编语言程序 或机器语言程序，再在Ｍ１或Ｍ２上运行 将汇编语言程序先翻译成机器语言 程序，然后在Ｍ１上运行 机器语言程序直接在Ｍ１上运行

１．３ 计算机的基本组成

??运算器：实现数据处理的部件

??完成最基本的算术逻辑运算

??ALU (Arithmetic and Logic Unit） ＋ Registers＋ DataPath ??运算器与机器字长（字的概念）的关系 ??性能指标：MIPS

??简单运算器结构图

１．３ 计算机的基本组成 ??存储器：实现数据存储的部件 ??保存程序和数据（二进制信息） ??存储单元：bit, Byte, Word ??地址的概念：每一个字节单元拥有一个唯一的地址（索引） ??存储器的工作方式：读、写 ??存储器结构简图

１．３ 计算机的基本组成

??控制器：实现控制功能的部件

??提供各部件工作所需的控制信号，控制计算机其他部件协同工作 ??指令部件（Instruction Register ， Instruction Decoder） ??指令顺序控制（Program Counter）

??时序逻辑部件（Clock，Timer ，Sequencing Logic ）

??控制信号生成部件（Control Signal Generator or Control Memory）

??控制器结构简图

１．３ 计算机的基本组成

??输入输出：实现数据交换的部件

?实现计算机内部与外界（其他系统或人类）的信息交换 ?实现数据交换的设备：输入设备、输出设备 ?接口标准与接口部件

??计算机整体结构简图

１．３机器结构简化图 机器结构简化图 总线 ＡＣ ＡＬＵ 微操作控制信号 ＰＣ ＭＢＲ 微操作信号 发生器 Ａ Ｂ 存储器 ＩＤ ＩＲ ＭＡＲ ＡＣ： 累加器 ＡＬＵ：算术逻辑运算单元 Ａ，Ｂ：缓冲器 ＧＲ： 通用寄存器 ＩＲ： 指令寄存器 ＩＤ： 指令译码器 ＰＣ： 程序计数器 ＭＡＲ：地址寄存器 ＭＢＲ：数据寄存器 ＧＲ

第二部分 存储系统 一．主存储器的组成与工作原理 二．高速缓冲存储器的结构与工作原理 三．磁表面存储器 存储器的层次结构 Reg. Cache Main memory Disk Cache Magnetic Disk Magnetic Tape Optical Disk 二级存储系统指：高速缓冲存储器（Cache）＋主存储器 １．１ 存储单元电路 ?SRAM存储单元电路（六管单元电路） Vcc T1，T2：工作管； T 5 T 3 T 4 T 6 T 1 T 2 字 选 线 Ｄ T3，T4：负载管； T5，T6：门控管； 稳定状态：T1 截止，T2 导通，表示 1 T2 截止，T1 导通，表示 0 Ｄ 保持状态：字选线低电平，T5 和 T6 截止

，内部保持稳定状态。 读出：字选线高电平，T5和T6导通，D线读出内部电平（状态）。 写 1：D线高电平，D 线低电平，字选线高电平，T5 和 T6 导通，T1截止，

T2导通，写入 1。 写 0：D线低电平，D 线高电平，字选线高电平，T5 和 T6 导通，T2截止， T1导通，写入 0。 １．１ 存储单元电路 ?DRAM存储单元电路（单管单元电路） Ｗ字选线 Ｄ T Ｃｓ ???Cs电容 <

存信息是 1， Vcs=3.5V，电流方向从单元电路内部向外；若单元电路 保存信息是 0，Vcs=0.0V，电流方向从外向单元电路内部；因此，根 据数据线上电流的方向可判断单元电路保存的是 1还是 0。 读出过程实际上是Cs与Cd上的电荷重新分配的过程，也是Cs与Cd上 的电压重新调整的过程。Cd上的电压，即是D线上的电压。 写入时：D 线加高电平（1）或低电平（0），对C充电或放电。 １．１ 存储单元电路 ?DRAM存储单元的刷新 Ｗ字选线 Ｄ T Ｃｓ Ｃｄ 1. 由于读出过程D线电压变化量较小，需要对 变化量进行放大才能得到有效的数据，所以 单管存储单元电路中D线上必须增加传感放 大器(Sense Amplifier)。 1. （在没有传感放大器时）读出操作是一种破坏性操作，读1时，Cs在放 电；读0时，Cs在充电；所以读出操作后，原保存在Cs上的数据（电荷 ）被破坏，应该立即进行恢复（重写或刷新）。 2. 在保持状态下，T管截止，Cs与外部隔开，但Cs两级间存在漏电流， 所以，Cs上的电荷也会出现变化，必须在一个时间内重写数据，这个 时间称为单元电路的刷新周期，一般为4ms、8ms。 2. 刷新由传感放大器在读出过程中同时完成。在D线上增加了传感放大器 后读过程实际上就是一次刷新过程。事实上，DRAM的刷新就是通过这 样的读操作来实现的。

１．１ 存储单元电路 ?DRAM单管单元电路 ?D线上的电压在读出过程中的变化情况 Ｗ字选线 Ｄ T AMP Vd Ｃｓ Ｃｄ 预充电 Vpre V(1) V(1) V(0) 读 0时，传感放大 器作用后D线的变 读 1时，传感放大 化情况 器作用后D线的变 化情况 读1时，D线电压 开始阶段的变化 V(0) t 读0时，D线电压 开始阶段的变化 Sense Amplifier Activate Word line Activate 结论：DRAM 的读过程就是 刷新过程 １．２ 存储芯片逻辑 ??二维地址结构（SRAM）：4096* 4 ：4096 个字，每个字 4 位。 W 0 A 0 A 1 A 2 A 3 A 4 A 5 A 6 X 译 码 W 1 128 X 128存储单元矩阵 行地址数与列地址数不等 W 2 W 127 D 0 D 1 D 2 D 3 行地 址 Y 0 Y 1 Y 31 Y译码 列 地 址 A 7 A 8 A 9 A 10 A 11 １．２ 存储芯片逻辑 ??二维地址结构（DRAM）：4096* 4 ：4096 个字，每个字 4 位。 预充电 预充电 预充电 预充电 预充电 预充电 预充电 W 0 A 0 A 1 A 2 A 3 A 4 A 5 X 译 W 2 码 W 1 64 X 256 存储单元矩阵 行地址数与列地址数相等 W 63 Sense Amp Sense Amp Sense Amp Sense Amp Sense Amp Sense Amp D 0 D 1 D 2 D 3 行地 址 Y 0 Sense Amp Y 1 Y 63 Y译码 列 地 址 A 6 A 7 A 8 A 9 A 10 A 11 １．２ 存储芯片逻辑 ??DRAM 4M*4 DRAM芯片结构(内部包含刷新电路) RAS CAS WE OE Row Access Strobe Refresh Counter Timing and Control Column Access Strobe A0 A1 Row Address Buffer MUX Row Decoder Memory Array 2048 x (2048 x 4) . . . A10 Column Address Buffer Sense Amplifer and I/O gate Column Decoder Data Input Buffer Data Output Buffer D0 D1 D2 D3

?存储器芯片结构总结

?SRAM普遍采用全地址线方式，即芯片地址管脚安 排了内部所需要的全部行地址和列地址。芯片采用片 选信号CS。

?DRAM为压缩芯片面积，减少管脚数目，普遍采用 地址线复用方式，即芯片地址管脚只安排内部所需要 的地址的一半，行地址线与列地址线复用，内部设置 行地址和列地址锁存器，分时输入行地址和列地址。 采用行选信号RAS和列选信号 CAS分别控制行地址 和列地址的输入，RAS同时作为芯片的片选信号。

１．３ 存储器芯片的扩展

?位扩展

?存储器芯片提供的字空间满足整个存储空间的字空 间要求，但存储器芯片的位空间不能满足要求。

??基本思路：

??确定每个芯片的地址管脚数、数据管脚数。

??整个存储空间与存储芯片的地址空间一致，所以所需的地址总 线也一样。单数据总线数量不一样。

??计算所需存储器芯片的数量，确定每个存储器芯片在整个存储 空间中的地址空间范围、位空间范围。

??所有芯片的地址管脚全部连接到地址总线对应的地址线上。 ??同一字空间的存储芯片CS信号连在一起。

??不同位空间的数据线连接到对应的数据总线上。 ??所有芯片的CS逻辑连接在一起。 ??统一读写控制。

１．３ 存储器芯片的扩展 例: 1K ??4的SRAM存储芯片构造1K ??8的存储器 Data D7 D6 D5 D4 D3 D2 D1 D0 Bus A0 A1 A2 A3 A4 A5 A6 A7 WE A8 A9 CS D0 D1 D2 D3 D0 A0 D1 A1 D2 A2 D3 A3 A4 A5 A6 A7 A8 WE A9 CS 1K X 4 Address Bus 1K X 4 WE A0 A1 A2 A3 A4 A5 A6 A7 A8 A9

１．３ 存储器芯片的扩展

?字扩展

?存储器芯片提供的字空间不能满足整个存储空间的 字空间要求，但存储器芯片的位空间满足要求。

??基本思路：

??确定每个芯片的地址管脚数、数据管脚数。

??确定整个存储空间所需的地址总线和数据总线的数量。

??计算所需存储器芯片的数量，确定每个存储器芯片在整个存储 空间中的地址空间范围、位空间范围。

??所有芯片的地址管脚全部连接到地址总线对应的地址线上。 ??同一字空间的存储芯片CS信号连在一起。

??同一位空间的数据线连在一起，并连接到对应的数据总线上。 ??根据每个存储器芯片的地址空间范围设计存储器芯片所需要的 片选信号逻辑，CS逻辑电路的输入一定是地址总线中没有连接 到芯片的地址管脚上的哪部分地址线。 ??统一读写控制。

１．３ 存储器芯片的扩展 ??例：1Kx8 SRAM存储芯片构成 4Kx8的存储器 D7 D6 D5 D4 D3 D2 D1 D0 Data Bus A0 A1 A2 A3 A4 A5 A6 A7 A8 A9 D0 D1 D2 D3 D4 D5 D6 D7 WE CS A0 A1 A2 A3 A4 A5 A6 A7 A8 A9 D0 D1 D2 D3 D4 D5 D6 D7 WE CS A0 A1 A2 A3 A4 A5 A6 A7 A8 A9 D0 D1 D2 D3 D4 D5 D6 D7 A0 A1 A2 A3 A4 A5 A6 A7 A8 A9 D0 D1 D2 D3 D4 D5 D6 D7 WE WE CS CS 1K X 8 1K X 8 1K X 8 1K X 8 WE A0 A1 A2 A3 A4 A5 A6 A7 A8 A9 ＣＳ０ ＣＳ１ ＣＳ２ ＣＳ３

２－４译码器 A10 A11 Address Bus

１．３ 存储器芯片的扩展

?混合扩展

?存储器芯片提供的字空间不能满足整个存储空间的 字空间要求，位空间也不能满足要求。

??基本思路：

??确定每个芯片的地址管脚数、数据管脚数。

??确定整个存储空间所需的地址总线和数据总线的数量。

??计算所需存储器芯片的数量，确定每个存储器芯片在整个存储 空间中的地址空间范围、位空间范围。

??所有芯片的地址管脚全部连接到地址总线对应的地址线上。 ??同一字空间的存储芯片CS信号连在一起。

??同一位空间的数据线连在一起，并连接到对应的数据总线上。 ??根据每个存储器芯片的地址空间范围设计存储器芯片所需要的 片选信号逻辑，CS逻辑电路的输入一定是地址总线中没有连接 到芯片的地址管脚上的哪部分地址线。 ??统一读写控制。

１．３ 存储器芯片的扩展 ??例：1Kx4 SRAM存储芯片构成 16Kx8的存储器

１．３ 存储器芯片的扩展

?DRAM扩展的特殊性

?DRAM芯片地址的特殊性问题：行地址与列地址复用，行地址 与列地址的定时与选通问题。CPU（或总线）提供的是完全的 地址，如何将全部地址分成行地址和列地址？如何产生行选通 信号RAS和列选通信号CAS？

?DRAM芯片的片选问题：行地址选通信号RAS作为片选信号。 ?DRAM芯片扩展是刷新的问题必须：刷新由谁来完成，谁提供 刷新地址，刷新的控制，刷新的定时，刷新与CPU访问内存时 的冲突策略等问题。

?解决的办法

?在CPU与存储器之间设计专用的DRAM存储器控制电路，完成 刷新控制、刷新定时、地址划分与选通信号的产生与定时等。 ?由DRAM芯片控制器来实现上述定时、控制与刷新等操作。

１．３ 存储器芯片的扩展 ?DRAM控制器 Refresh Counter Add MUX Add DRAM CPU Refresh Timing WE 仲 裁 电 路 定 时 电 路 RAS CAS W E Data DRAM Controler Data MBR

１．３ 存储器芯片的扩展

?DRAM存储芯片的扩展

?DRAM芯片：41256A8（256K X 8）芯片4个，组成 1MByte存储器，同时要提供16位字访问方式和8位 字节方式方式。存储器按字节编址。

?DRAM控制器：Intel 82C08，18位地址多路复用到 256K存储器件的9个地址，它可控制两个存储体（ BS信号决定），所以可以实现 512K个地址空间。 ?按字节访问时最低位地址A0有意义，按16位字访问 时，最低位地址A0没有意义。

?CPU（或总线）提供BHE信号，表明是字节访问方 式还是16位字访问方式。

１．３ 存储器芯片的扩展 A0 A1 A2 A3 A4 A5 A6 A7 A8 D0 D1 D2 D3 D4 D5 D6 D7 A0 A1 A2 A3 A4 A5 A6 A7 A8 D0 D1 D2 D3 D4 D5 D6 D7 256K X 8 256K X 8 A1 A2 A3 A4 A5 A6 A7 A8 A9 AL0 AL1 AL2 AL3 AL4 AL5 AL6 AL7 AL8 AH0 AH1 AH2 AH3 AH4 AH5 AH6 AH7 AH8 BS RD WE CLK PE AO0 AO1 AO2 AO3 AO4 AO5 AO6 AO7 AO8 D0~D7 D8~D15 From Address DRAM CONTROLER RAS CAS W A10 A11 A12 A13 A14 A15 A16 A17 A18 E RAS0 CAS0 RAS1 CAS1 WE A19 RD WE CLK BHE A0 读写 控制 A0 A1 A2 A3 A4 A5 A6 A7 A8 RAS RAS CAS W E D0 D1 D2 D3 D4 D5 D6 D7 CAS A0 A1 A2 A3 A4 A5 A6 A7 A8 RAS Bus D0 D1 D2 D3 D4 D5 D6 D7 WE 256K X 8 WE 256K X 8 CAS Data Bus

１．４ ＤＲＡＭ的刷新

?DRAM的刷新相关问题

?刷新操作：读操作；

?按行刷新、所有芯片同时进行 ； ?刷新操作与CPU访问内存分开进行；?刷新周期：2ms, 4ms, 6ms, 16ms；

?刷新地址，刷新地址计数器 ??41256A8（256K×8）

??256K＝218，所以刷新地址是9位（二进制），刷新地址计数器是9位计数器。

１．４ ＤＲＡＭ的刷新

?DRAM的刷新方式

?集中刷新 ：将刷新周期分成两部分，在一个时间段内刷 新存储器所有行，此时CPU停止访问内存，另一个时间段 CPU访问内存，刷新电路不工作。

?分散隐含刷新：ＣＰＵ与刷新电路交替访问内存，一个存储 周期刷新１行，下一个存储周期刷新另一行，直至最后１行 后，又开始刷新第１行。同１行两次被刷新的时间间隔可能 小于存储芯片的刷新周期。

?分布式刷新：保证在一个刷新周期内将存储芯片内的所有 行刷新一遍，可能等时间间距，也可能不等。

１．４ ＤＲＡＭ的刷新 ??刷新方式 ｃｐｕ ｃｐｕ ｃｐｕ 访内 访内 访内 集中式刷新周期 ｃｐｕ ｃｐｕ 刷新 刷新 访内 访内 第１行 第２行 刷新最 后１行 分散式刷新周期 ｃｐ刷新 ｃｐ刷新 ｃｐ刷新 ｕ 第１行 ｕ 第２行 ｕ 第３行 访内 访内 访内 异步（分布）式刷新周期 ｃｐｕ ｃｐ刷新 ｃｐｕ ｃｐｕ ｃｐｕ 刷新 访内 ｕ 第１行 访内 访内 访内 第２行 访内 ｃｐ刷新最 ｕ 后１行 访内 ｃｐ刷新最 ｕ 后１行 访内 一．主存储器的组成与工作原理 二．高速缓冲存储器的结构与工作原理 三．磁表面存储器 ２．１ 高速缓冲存储器（ＣＡＣＨＥ）的结构 ?Cache产生的前提 ?单级存储系统中，主存的存储速度与CPU的速度不匹配，造成CPU 资源的浪费； ?程序运行时访问内存在一定的时间内存在明显的局部性； ?存在比主存普遍采用的DRAM速度更快的存储单元电路； ?在CPU与内存之间设置一个高速的容量相对小的存储机构，把 CPU正在执行的指令或数据附近一部分主存内容取来保存在这个存 储机构中，供CPU使用。在一段时间内CPU可以减少访问内存的 频度，提高运行效率。这个存储机构就是高速缓冲存储器（ CACHE）。 Word Block CPU Cache Main Memory

２．１ 高速缓冲存储器（ＣＡＣＨＥ）的结构

?Cache要解决的问题

?提供快速访问的能力；

?具有存取数据的能力和与主存交换数据的能力；

?由于CPU总是以主存地址访问存储器，所以CACHE应 具备判断CPU当前要访问的内容是否在 CACHE中的能 力，并具有将主存地址转换成CACHE地址的能力，或者 具有根据主存地址在ＣＡＣＨＥ中访问到相应数据单元的能 力。

?具备在CACHE容量不够的前提下替换 CACHE中的内 容的决策机制。

２．１ 高速缓冲存储器（ＣＡＣＨＥ）的结构 ?Cache的基本结构 ?存储机构：保存数据，存取数据，一般采用ＳＲＡＭ构成。以Ｂｌｏｃｋ（ 若干字）为单位； ?地址机构：地址比较机制，地址转换机制，地址标示（Ｔａｇ），一 个Ｂｌｏｃｋ具有一个Ｔａｇ（实际上可以是一个寄存器）； ?替换机制：记录Ｂｌｏｃｋ的使用情况，替换策略； Tag Block Block Tag Block Tag Main Block Tag Memory Block Cache 的基本结构 Block

２．１ 高速缓冲存储器（ＣＡＣＨＥ）的原理

?Cache的有关术语

?数据块（Block）：CACHE与主存的基本划分单位，也 是主存与CACHE一次交换数据的最小单位，由多个字 节（字）组成。

?标记（Tag）：地址标记， CACHE每一Block有一个唯 一的标记，用来记录该Block对应的在主存中副本的地 址信息，主要用于地址比较和地址映射。

?组(Set)：若干块(Block)构成一个组，地址比较一般能在 组内各块间同时进行。

?路(Way)： Cache相关联的等级，每一路具有独立的地 址比较机构，各路地址比较能同时进行（一般与组结合 ），路数等于一组内的块数。

２．１ 高速缓冲存储器（ＣＡＣＨＥ）的原理 组1 Tag Block Tag Block Tag Block Tag Block 组2 Tag Block Tag Block Tag Block Tag Block 组3 Tag Block Tag Block Tag Block Tag Block 组n Tag Block Tag Block Tag Block Tag Block 路4 路1 4路组相连Cache 的基本结构 ２．２ ＣＡＣＨＥ的工作原理 ?Cache的读操作 开 始 接 收 来 自 ＣＰＵ的 存 储 器 地 址 Ｃａｃｈｅ中 包 N o 含 该 数 据 块 吗 ？ 从 主 存 中 读 取 数 据 Yes 在 Ｃａｃｈｅ 中 分 配 一 数 据 块 从 Ｃａｃｈｅ中 读 取 数 据 交 ＣＰＵ 结 束 从 主 存 读 取 当 前 当 前 数 据 交 给 ＣＰＵ 数 据 块 到 Ｃａｃｈｅ

２．３ ＣＡＣＨＥ与主存之间的映射 ??全相联映射（Associative Mapping） ??主存分为若干Block，Cache按同样大小分成若干 Block，Cache中的 Block数目显然比主存的Block数少得多。 ??主存中的某一Block可以映射到Cache中的任意一 Blcok。 M a i n M e m o r y B l o c k 0 T a g C a c h e B l o c k 0 B l o c k 1 B l o c k 1 B l o c k 2 B l o c k 2 B l o c k i B l o c k 2 - 1 B l o c k 2 - 1 ２．３ ＣＡＣＨＥ与主存之间的映射 ??全相联映射的地址 ??主存的地址格式： Block Number Offset ??Cache的Tag内容：主存中与该 Cache数据块对应的数据块的块地址。 ??全相联映射举例 ??主存：16M Bytes ??Cache：64K Bytes ??Block：8 Bytes ??解答 ??主存共分为：2M Blocks ??主存地址：24为，其中高 21位为块地址，低3位为块内地址（块内偏移） ??Cache共分为：8K Blocks ??Cache的Tag应该为21位。 ２．３ ＣＡＣＨＥ与主存之间的映射 全 相 联 映 射 的 Cache 组 织 Memory Address Block Number Offset CACHE Tag Data Block0 Block1 比较 Hit Blockn-1 ２．３ ＣＡＣＨＥ与主存之间的映射 ?组相联映射（ Set Associative Mapping） ?映射关系：Cache 分成 K 组，每组分成 Ｌ 块；主存的块 J 以下 列原则映射到 Cache 的组 I 中的任何一块。 I = J mod K ?实际上主存与Cache都分成 K 组，主存每一组内的块数与Cache 一组内的块数不一致, 主存组M内的某一块只能映射到Cache组 M 内,但可以是组M内的任意一块. Tag Cache Tag Main Memory Block 0 Set 0 Block k Block 0 Block k Block (m-1)k Block (m-1)k+1 Block 1 Set 1 Block k+1 Block 1 Block k+1 Block k-1 Set k Block 2k-1 Block k-1 Block 2k-1 Block mk-1 ２．３ ＣＡＣＨＥ与主存之间的映射 ??组相联映射 ??主存的地址格式： 组内块地址 组地址 块内偏移 ??Cache的Tag内容：主存中与该 Cache数据块对应的数据块的组内块地址。 ??组相联映射举例 ??主存：16M Bytes ??Cache：64K Bytes ??Block：8 Bytes ??Set : 2K Sets ??Way : 4 Ways ??解答 ??主存: 2M Blocks, 2K Sets, 1K Bolcks/Set ??Cache: 8K Blocks, 2K Sets, 4 Blocks/Set ??主存地址：24为，其中高 10位为组内块地址，中间11位为组地址，低 3位 为块内地址 ??Cache的Tag应该为10位。

２．３ ＣＡＣＨＥ与主存之间的映射 组 相 联 映 射 的 Cache 组 织 Memory Address Block # of Set Set # Offset CACHE Tag Data Block 0 Block 1 Set 0 Block L Block 0 Block 1 比较 Set 1 Hit Block L ２．４ ＣＡＣＨＥ的其他问题

??替换策略：LRU,LFU,FIFO

??数据一致性问题：WriteBack， WriteThrough

??两层存储结构的存储访问时间：

H为Cache命中率

T1为Cache的访问时间，T2为主存的访问时间

则系统访问时间 Ｔｓ ＝ T1 × H + （1 - H）×\攨8XT1 + T2）

２．４ＣＡＣＨＥ的其他问题 ?两路组相联Cache的机构 组内块地址 组地址 块内地址 有效位 Ｔａｇ 组地址 Ｗ０ Ｗ１ Ｗ２ Ｗ３ 组地 址 有效位 Ｔａｇ Ｗ０ Ｗ１ Ｗ２ Ｗ３ 组内块 地址 比较器 比较器 块内地址 字选择 字选择 字选择 Ｄａｔａ 一．主存储器的组成与工作原理 二．高速缓冲存储器的结构与工作原理 三．磁表面存储器 ４．1硬磁盘存储器的基本结构 ??数据结构与格式 ??数据结构： ??磁道（柱面：Cylinder） ??盘面（磁头：Head） ??扇区（Sector） ??扇区容量：512 Bytes ??每个磁道包含的扇区数一样 ??最小访问单位：扇区 ??扇区的地址表示： 道间空隙 扇区空隙 扇区 磁道 扇区地址： Cylinder＃ Head＃ Sector＃

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