基带板原理图设计文档

基带板原理图设计文档

1、 系统框图

根据与41所沟通，系统框图如下，基带板与RF、主控板、时序板、中频RX和中频TX板的连接关系如下，为了实现LTE基带处理的各种功能和与其他各个处理板的数据交换和接口需要，进行了基带板原理图设计。

RF主控板时序板基带板中频Tx中频RxDual_ports SRAMFPGADSPDual_ports SRAMMcBSPMcBSPARM

2、 功能要求：

基带板要完成的功能包括：

协议软件的处理、物理层软件的处理、系统定时和对RF的控制数据处理。

为了完成这些内容，系统包含arm、dsp和fpga三个主要器件，其中ARM完成协议软件处理、DSP负责处理物理层软件中的部分内容、FPGA完成系统定时和物理层算法的部分内容。 3、 系统框图

TRACEAPUART0CPLDI2C0USBJTAGbluetoothI2S0DRAM CONTROLLERCODECI2S1ARMS3C6410XGPIOSPISROM CONTROLLERGPIOFLASHS29AL032DDual_ports SRAMIDT70P28L41所应用板Rapid IORapid IODDR2GPIOSPIRAMBOOTRAMEMIFAGPIOFPGAXC5VSX95TDSPTMS320C6455GPIOGPIOMcBSP0McBSP0GPIORapid IOMcBSP0PCIJTAGUART41所RF板PCI SLOTCPLDDDR2MT47H64M16BTDDR2MT47H64M16BTDDR2MT47H64M16BTAIC23CODECI2CI2CDDR2MT47H64M16BTCLK&POWERFLASH(A/O)K9F1G08UOC/K8P5615UQAEthernetDual_ports SRAMIDT70P28LDDR RAMK4X51163PEDDR RAMK4X51163PE

ARM:

完成操作系统及协议、应用等功能，其支持的借口比较丰富； 接口描述：

DRAM controller：DDR RAM；

SROM controller：FLASH，与DSP、FPGA共用，用于boot代码的存储；

FPGA上的RAM，预留，防止协议中有算法需要用硬件实现； 双端口RAM1，用于与DSP交换数据；

双端口RAM2，用于与41所应用板交换数据；

I2C：用于power、clk芯片的控制； I2S：用于codic和blue tooth； SPI：与FPGA间发送控制信息； UART：用于trace; USB：用于应用；

JTAG GPIO：用于与FPGA和DSP之间产生硬件中断； JTAG：调试接口；

DSP:完成物理层流程及算法；

EMIFA：FLASH，与ARM、FPGA共用，用于boot代码的存储；

FPGA上的RAM，用于与FPGA数据交换； 双端口RAM1，用于与ARM交换数据；

DDR2：DDR RAM；

I2C：与FPGA相连，用于交换控制信息； McBSP0：用于CODIC

McBSP1：与FPGA相连，用于交换数据信息； Rapid IO：与FPGA相连，用于交换数据信息； GPIO：用于与FPGA和ARM之间产生硬件中断；

FPGA:完成系统定时、射频数据的接收及部分物理层算法；

PCI：用于与射频交换数据，需要确认。 4、时钟设计

LET要求的采样时钟：122.88MHz

ARM工作时钟：

12MHz，可以通过外部的晶振提供或外部的时钟提供； 27MHz，用于其中的某些模块，可以选择是否使能； 32.768KHz，看门狗时钟；

DSP工作时钟：

CLKIN1：33.3~66.6MHz 选50MHz CLKIN2：12.5~26.7MHz 选25MHz

EMIFCLK：160或200 MHz 选 200 MHz

SRIO CLK：125或156.25或312.5 MHz 选择 125MHz备156.25MHz

系统时钟为20MHz，通过TI的CDCE937产生DSP和ARM的输入时钟

OUT Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y9 Freq 20MHz 25MHz 125MHz 50MHz 200MHz 12MHz 48MHz 122.88 MHz 122.88 MHz To FPGA DSPPLL1 SRIO DSPPLL2 DSP_EMIFA ARM LTE toFPGA

考虑到板子单独使用和与41所接口使用的情况： 单独使用安上述设置使用

与41所接口使用时，系统时钟由41所射频板提供，时钟为122.88MHz，经过CPLD分频后得到15.36MHz的时钟，再输出到CDCE946后产生相应的其他时钟，输入为：

OUT Freq Y2 25MHz DSPPLL1 Y3 125MHz SRIO Y4 50MHz DSPPLL2 Y5 200MHz DSP_EMIFA Y6 12MHz ARM Y7 48MHz

SRIO CLK：125或156.25或312.5 MHz 选择 125MHz 备156.25MHz

5电源设计

需求：

Slave SelectMAP模式下：

可以设置为DSP boot 还是arm boot， 需要的信号：

CCLK： 写使能 CS_B： 片选 RDWR_B：GPIO

slave serial模式下：

可以设置为DSP boot 还是arm boot，

CCLK： GPIO D_IN： GPIO

7、DSP设置： AEA19/BOOTMODE3 AEA18/BOOTMODE2 AEA17/BOOTMODE1 AEA16/BOOTMODE0 设置 Boot模式： 0000 - No boot (default mode) 0001 - Host boot (HPI) 0010 -Reserved 0011 - Reserved 0100 - EMIFA 8-bit ROM boot 0101 - Master I2C boot 0110 - Slave I2C boot 0111 - Host boot (PCI) 1000 thru 1111 - Serial Rapid I/O boot configurations ?EMIFA 输入时钟选择 0 - AECLKIN (default mode) 1 - SYSCLK4 (CPU/x) Clock Rate. The SYSCLK4 clock rate is software selectable via the Software PLL1 Controller. By default, SYSCLK4 is selected as CPU/8 clock rate. HPI总线宽度选择 0 - HPI operates as an HPI16 (default). (HPI bus is 16 bits wide. HD[15:0] pins are used and the remaining HD[31:16] pins are reserved pins in the Hi-Z state.) 1 - HPI operates as an HPI32. ?Device Endian mode (LENDIAN) 0 - System operates in Big Endian mode 1 - System operates in Little Endian mode(default) UTOPIA Enable bit (UTOPIA_EN) UTOPIA peripheral enable(functional) 0 - UTOPIA disabled; Ethernet MAC (EMAC) and MDIO enable(default). EMAC/MDIO configuration (interface)[MII, RMII, GMII or the standalone RGMII] is controlled by theMACSEL[1:0] bits. 1 - UTOPIA enabled; EMAC and MDIO disabled [except when the MACSEL[1:0] bits = 11 then, the EMAC/MDIO RGMII interface is still functional]. And if MACSEL[1:0] = 11, the RGMII standalone pin functions can be used. CFGGP[2:0] pins must be set to 000b during reset for proper operation of the PCI boot mode. AEA15/AECLKIN_SEL 0 AEA14/HPI_WIDTH AEA13/LENDIAN 1 AEA12/UTOPIA_EN 设置 1 AEA11 1 必须接1k下拉电阻 EMAC/MDIO interface select bits AEA10/MACSEL1 AEA9/MACSEL0 AEA8/PCI_EEAI 0 AEA8: PCI auto-initialization via external I2C EEPROM If the PCI peripheral is disabled (PCI_EN pin = 0), this pin must not be pulled up. 0 - PCI auto-initialization through I2C EEPROM is disabled (default). 1 - PCI auto-initialization through I2C EEPROM is enabled. AEA7 0 PCI Frequency Selection (PCI66) 0 - PCI operates at 33 MHz (default). 1 - PCI operates at 66 MHz. If the PCI peripheral is disabled (PCI_EN = 0), this pin must not be pulled up. AEA6/PCI66 AEA5/MCBSP1_EN ASEYAS4C/LKOUT_EN AEA3 AEA2/CFGGP2 AEA1/CFGGP1 AEA0/CFGGP0 0 0 1 000 McBSP1 Enable bit (MCBSP1_EN) 0 - GPIO pin functions enabled (default). 1 - McBSP1 pin functions enabled. SYSCLKOUT Enable pin (SYSCLKOUT_EN) 0 - GP[1] pin function of the SYSCLK4/GP[1] pin enabled (default). 1 - SYSCLK4 pin function of the SYSCLK4/GP[1] pin enabled. SRIO使能： 上拉 SRIO不使能：下拉 Configuration GPI (CFGGP[2:0]) (AEA[2:0]) These pins are latched during reset and their values are shown in the DEVSTAT register. These values can be used by software routines for boot operations. 1 使能 1 使能 左 右

S12

左 右

S9/S11

左 右

S8/S10

DSP_EMIFA_BA0 DSP_EMIFA_ADD19 DSP_EMIFA_ ADD8 DSP_EMIFA_ ADD17

DSP_EMIFA_ ADD18 DSP_EMIFA_ ADD15 DSP_EMIFA_ ADD14 DSP_EMIFA_ ADD13 DSP_EMIFA_ ADD12 DSP_EMIFA_ ADD11 DSP_EMIFA_ ADD10 DSP_EMIFA_ ADD9 DSP_EMIFA_ ADD7

DSP_EMIFA_ ADD6 DSP_EMIFA_ ADD16 DSP_EMIFA_ ADD5 DSP_EMIFA_ ADD4 DSP_EMIFA_ ADD3 DSP_EMIFA_ ADD2 DSP_EMIFA_ ADD1 DSP_EMIFA_ ADD0 DSP_EMIFA_BA1

DDR2_EN BOOTMODE3 PCI_EEAI BOOTMODE1

BOOTMODE2 AECLKIN_SEL HPI_WIDTH LENDIAN UTOPIA_EN

MACSEL1 MACSEL0

PCI66 BOOTMODE0 MCBSP1_EN SYSCLKOUT En

SRIO使能 CFGGP2 CFGGP1 CFGGP0 EMIFA_EN

1 0 0 0

0 0 1 0 0 0 0 0

0 0 1 0 1 0 0 0 1

ABA1/EMIFA_EN ABA0/DDR2_EN

本文来源：https://www.bwwdw.com/article/qoma.html